LabVIEW FPGA模塊在時鐘電路的運用

如要使用數據流模型執行代碼，LabVIEW將同步FPGA上的邏輯。默認情況下，LabVIEW FPGA在程序框圖的邏輯函數間放置一個寄存器，以最大化每個操作執行所需的傳播時間。

傳播延時是指信號由一個寄存器傳播至下一個寄存器所需的時間。組合路徑是信號由一個寄存器經另一個寄存器的邏輯和接線的集合。

由于每個時鐘周期均更新寄存器內容，因此傳播延時必須小于時鐘周期。傳播延時由兩部分組成：邏輯延時和連線延時。邏輯延時是信號經過的邏輯門數量和類型的函數，通常表示傳播延時中最重要的組件。連線延時是信號通過的連線路徑的函數，其通常很小。因為FPGA編譯器嘗試盡可能緊密的集合組合路徑的組件。但當FPGA VI達到FPGA的容量限制時，函數間的物理間隔將增加。同時連線延時將成為兩個寄存器間總體傳播延時的主要組成部分。如兩個寄存器間的傳播延時大于FPGA時鐘速率，FPGA編譯器將返回定時錯誤。該定時錯誤稱為時間限制或周期限制沖突。

注： 給定函數的邏輯延時隨終端變化。連線延時在每次FPGA VI編譯時均發生變化。

LabVIEW FPGA模塊專用于生成可在單周期定時循環外部以至少40 MHz的時鐘速率運行的電路。40 MHz時鐘速率對應的是25 ns的時鐘周期。為了避免2個寄存器間的傳播延時超出25 ns，多數LabVIEW函數均包含一個輸出寄存器，因此需要一個完整的時鐘執行周期。如2個寄存器間的傳播延時超出了25 ns，FPGA VI無法在40 MHz默認的時鐘速率完成編譯。

例如，假設函數A需要6 ns的邏輯延時，函數B需要14 ns的邏輯延時。如順序連線函數A和B，而不在函數間添加寄存器。整體邏輯延時為20 ns。如要在40 MHz的默認時鐘速率下完成編譯，連線延時只能為5 ns。根據FPGA編譯器在函數間的連線方式，連線延時可能超出或不超出5 ns。如下列場景和1和2所示。

在場景1中，設計滿足40 MHz的定時限制。在場景2中，設計不滿足40 MHz的時鐘限制。當用戶嘗試編譯FPGA VI時將產生定時沖突錯誤。相比之下場景3中，2個函數之間添加了寄存器。添加寄存器后將產生2個獨立的傳播延時。即使連線路徑較長，2個傳播延時均可實現在40 MHz內完成編譯。

當函數位于單周期定時循環外時，FPGA編譯器將在函數的邏輯級間均勻放置寄存器，以將邏輯劃分為可在默認FPGA時鐘速率內執行的部分。如函數包含運行在FPGA上的內部寄存器（例如，存儲器方法節點），函數的執行時間周期數量與函數寄存器數量相等。

如在同一時鐘速率下，需要以較小的延時執行邏輯可使用單周期定時循環。如在單周期定時循環內放置函數，編譯器不會包含用于該函數的輸出寄存器，因此單周期定時循環可在一個時鐘周期內完成。某些函數（例如窗函數縮放或FFT Express VI），即使當其位于單周期定時循環內部時，也需要多個時鐘執行周期。握手機制可用于管理上述函數的數據定時。

如單周期定時循環內的傳播延時大于時鐘周期，定時沖突分析窗口將指出未能滿足定時要求的單周期定時循環。在某些情況下，可使用反饋節點或移位寄存器縮短組合路徑的長度，以實現流水線設計。

注： 如在單周期定時循環內使用高吞吐率數學函數，用戶可添加內部寄存器縮短函數間的組合路徑長度。

大型FPGA應用的資源考慮

每個FPGA終端包含一定數量的觸發器。由于寄存器使用觸發器，用于FPGA VI的寄存器數量和類型將決定FPGA VI是否能夠滿足FPGA終端的需求。通常寄存器使用的觸發器數量與數據類型寬度相對應。例如，布爾寄存器僅需要一個觸發器來存儲數據，而一個I64寄存器需要使用64個寄存器來存儲數據。

對于多數用戶來說，FPGA上有限的觸發器數量并不是問題。但如FPGA上的資源耗盡，則需要優化FPGA VI的大小。