對DDR3讀寫狀態機進行設計與優化并對DDR3利用率進行了測試與分析

摘要：為解決超高速采集系統中的數據緩存問題，文中基于Xilinx Kintex-7 FPGA MIG_v1.9 IP核進行了DDR3 SDRAM控制器的編寫，分析并提出了提高帶寬利用率的方法。最終將其進行類FIFO接口的封裝，屏蔽掉了DDR3 IP核復雜的用戶接口，為DDR3數據流緩存的實現提供便利。系統測試表明，該設計滿足大容量數據緩存要求，并具有較強的可移植性。

隨著寬帶雷達技術的發展，超高速和寬帶采樣已成為基本要求［１］，超高速采集系統需要相匹配的數據緩存設計，DDR3 SDRAM是當前最常用的高效方案［２－４］。

DDR SDRAM是同步動態隨機存儲器，其采用雙倍速率存取，數據在工作時鐘的上升沿和下降沿采樣，有效提升了存儲速率。DDR SDRAM系列存儲設備經歷了DDR、DDR2和DDR3幾個階段。DDR3 SDRAM在降低系統功耗的同時提高了系統性能，其利用“FlyBy”和動態片上匹配技術對于信號完整性的改善效果明顯［５］。本文基于Xilinx的MIG_v1.91 IP核進行了DDR3 SDRAM控制器的編寫，并在Kintex-7 FPGA芯片上完成了功能測試及實現。
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1 DDR3連續讀寫操作的FPGA 實現

設計選用８片Mircon公司型號為 MT42J128M16的芯片作為緩存區。每片芯片的數據位寬為8bit，行地址復用14條地址線，列地址復用10條地址線，共有8個Bank。每片容量為128MB，８片DDR3共同組成位寬為64bit，容量為1GB的緩存區域［６］。

本文中DDR3控制器是基于Xilinx MIG IP核設計的。用戶首先需要在MIG IP核配置頁面對DDR3芯片型號、總線位寬、速度等級、引腳分配等參數進行設置。設置完成后即可得到DDR3控制器接口解決方案，Xilinx Kintex-7系列FPGA內存接口解決方案如圖1所示［７］。

該方案由用戶控制模塊、用戶接口模塊、內存控制模塊和物理層接口模塊４部分組成。用戶接口模塊位于設計的最前端，通過呈現一個扁平化的地址空間和緩沖器，提供了一個簡單的用戶接口，用以代替本地接口進行數據的讀寫操作。內存控制模塊位于用戶接口模塊和物理層模塊之間，其前端為用戶接口模塊提供本地接口。本地接口支持用戶設計提交存儲器讀寫請求，并提供用戶設計模塊與外部存儲設備之間的數據傳輸機制。內存控制模塊還提供了一個具有重排序的功能選項，可以對接收到的請求進行重新排序，進而優化數據傳輸的吞吐量及時延。內存控制器后端連接至物理層接口，并處理所有該模塊的接口請求。物理層接口前端連接至內存控制器模塊，后端連接外部存儲設備，其主要功能是捕獲DDR3發出的數據，產生DDR3所需要的控制指令信號，并通過輸入輸出緩存發送所有DDR3的控制信號、地址信號以及數據信號，同時保證指令與地址、數據的同步和信號的維持［５］。

用戶使用時，只需設計DDR3讀寫控制模塊即可通過IP核對DDR3進行讀寫操作。app_rdy信號是用戶接口模塊準備就緒的標識，在進行讀操作時，只需在app_rdy信號為１時更新讀地址即可，讀操作時序如圖2所示［７］。而寫操作相對復雜，若要成功進行寫操作，則必須保證寫地址和寫數據都有效，而寫地址和寫數據不必同時有效，可以相差幾個周期，當用戶接口反饋的app_rdy信號和用戶控制的app_en信號同時為１時，寫操作指令app_cmd以及寫地址app_addr有效。而對于需要寫入的數據app_wdf_data來說，只有當用戶接口反饋的app_wdf_rdy信號和用戶控制的app_wdf_wren信號同時拉高時才是有效的。寫操作對應的時序如圖３所示［７］。

圖１　Xilinx Kintex-7 FPGA內存接口解決方案

圖２　讀操作時序圖

圖３　寫操作時序圖

本文基于Verilog HDL 硬件描述語言［８］，設計如圖４所示的狀態機實現DDR3的連續寫操作。在IDLE狀態下，當DDR3 IP核完成校準后，經過幾十μs的延時，寫地址和寫數據被同時送入IP核，狀態機進入WRITE狀態。如果寫地址與寫數據均得到響應（app_rdy & app_wdf_rdy為1），寫地址和寫數據將得到更新，狀態機繼續處于WRITE狀態。如果只有寫數據得到響應（! app_rdy & app_wdf_rdy為１），則停止寫數據更新，狀態機進入WAIT1狀態，待寫地址得到響應后，再更新寫地址和寫數據，并返回到ＷＲＩＴＥ狀態。如果只有寫地址得到響應（app_rdy & ! app_wdf_rdy為１），則停止寫地址更新，進入WAIT2狀態，待寫數據得到響應后，更新寫地址和寫數據，并返回WRITE狀態。經實際測試狀態WAIT2并不會出現，所以可以將WAIT2狀態去掉，對狀態機進行優化。

圖４　DDR3連續寫控制模塊狀態機"