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10、關于test coupon。
test coupon 是用來以TDR （Time Domain Reflectometer） 測量所生產的PCB 板的特性阻抗是否滿足設計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以， test coupon 上的走線線寬和線距（有差分對時）要與所要控制的線一樣。重要的是測量時接地點的位置。為了減少接地引線（ground lead）的電感值， TDR 探棒（probe）接地的地方通常非常接近量信號的地方（probe tip）， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。
11、在高速PCB 設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？
一般在空白區域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在dual stripline 的結構時。
12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？
是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板： 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。
13、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？
一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。
14、添加測試點會不會影響高速信號的質量？
至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點（不用線上既有的穿孔（via or DIP pin）當測試點）可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率（edge rate）有關。影響大小可透過仿真得知。原則上測試點越小越好（當然還要滿足測試機具的要求）分支越短越好。
15、若干PCB 組成系統，各板之間的地線應如何連接？
各個PCB 板子相互連接之間的信號或電源在動作時，例如A 板子有電源或信號送到B 板子，一定會有等量的電流從地層流回到A 板子 （此為Kirchoff current law）。這地層上的電流會找阻抗的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法（例如，在某處制造低阻抗，讓大部分的電流從這個地方走），降低對其它較敏感信號的影響。
16、能介紹一些國外關于高速PCB 設計的技術書籍和資料嗎？
現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方面，PCB 板的工作頻率已達GHz 上下，迭層數就我所知有到40 層之多。計算機相關應用也因為芯片的進步，無論是一般的PC 或服務器（Server），板子上的工作頻率也已經達到400MHz （如Rambus）以上。因應這高速高密度走線需求，盲埋孔（blind/buried vias）、mircrovias 及build-up 制程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產。
17、兩個常被參考的特性阻抗公式：
a.微帶線（microstrip）Z={87/［sqrt（Er+1.41）］}ln［5.98H/（0.8W+T）］ 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是PCB 板材質的介電常數（dielectric constant）。此公式必須在0.1《（W/H）《2.0 及1《（Er）《15 的情況才能應用。
b.帶狀線（stripline）Z=［60/sqrt（Er）］ln{4H/［0.67π（T+0.8W）］} 其中，H 為兩參考平面的距離，并且走線位于兩參考
平面的中間。此公式必須在W/H《0.35 及T/H《0.25 的情況才能應用。
18、差分信號線中間可否加地線？
差分信號中間一般是不能加地線。因為差分信號的應用原理重要的一點便是利用差分信號間相互耦合（coupling）所帶來的好處，如flux cancellation，抗噪聲（noise immunity）能力等。若在中間加地線，便會破壞耦合效應。
19、剛柔板設計是否需要專用設計軟件與規范？國內何處可以承接該類電路板加工？
可以用一般設計PCB 的軟件來設計柔性電路板（Flexible Printed Circuit）。一樣用Gerber 格式給FPC 廠商生產。由于制造的工藝和一般PCB 不同，各個廠商會依據他們的制造能力會對線寬、線距、孔徑（via）有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產的廠商可上網“FPC”當關鍵詞查詢應該可以找到。
20、適當選擇PCB 與外殼接地的點的原則是什么？
選擇PCB 與外殼接地點選擇的原則是利用chassis ground 提供低阻抗的路徑給回流電流（returning current）及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB 的地層與chassis ground 做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。
21、電路板DEBUG 應從那幾個方面著手？
就數字電路而言，首先先依序確定三件事情：
1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間
起來的順序與快慢有某種規范。
2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調（non-monotonic）的問題。
3. 確認reset 信號是否達到規范要求。
這些都正常的話，芯片應該要發出個周期（cycle）的信號。接下來依照系統運作原理與bus
protocol 來debug。
22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請介紹在高速（》100MHz）高密度PCB 設計中的技巧？
在設計高速高密度PCB 時，串擾（crosstalk interference）確實是要特別注意的，因為它對時序（timing）與信號完整性（signal integrity）有很大的影響。以下提供幾個注意的地方：
1.控制走線特性阻抗的連續與匹配。
2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的間距。不同芯片信號的結果可能不同。
3.選擇適當的端接方式。
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。
5.利用盲埋孔（blind/buried via）來增加走線面積。但是PCB 板的制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。
23、模擬電源處的濾波經常是用LC 電路。但是為什么有時LC 比RC 濾波效果差？
LC 與RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗（reactance）大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC 濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。
工商網監
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