基于FPGA的有源相控陣雷達波束控制系統設計

里展開介紹一種有源相控陣雷達波束控制系統的硬件平臺及軟件設計。

l 系統原理

為降低電路成本和增加系統可靠性，該系統采用設備量少、維修方便、可靠性高的集中式運算、分布式驅動體系。也就是，波束控制算法用一塊電路板（稱之為運算板）實現。

對工作方式，運算板接收來自雷達控制臺的控制指令（包括主天線的方位和俯仰增量代碼、工作頻率、工作模式代碼等），進行波束控相位碼的計算、傳輸、分配與格式重排。運算板把處理后的串行波束控制碼通過驅動器發往陣面的波束控制組件驅動板。在波束控制組件驅動板內再進行譯碼、驅動，然后送給組件單元作為控制碼，從而實現波束控制系統的功能。波束控制系統的組成如圖1所示。

2 系統硬件平臺

該相控陣雷達系統要求波束控制系統準確可靠地控制512個天線單元，波束轉換時間不大于1 ms。在此分析運算板需要哪些關鍵器件。運算板要在500μs內完成從雷達控制臺接收指令、波束控制算法及運算結果傳輸的功能，必須選用FPGA器件。參與運算的補償數據是運算的主要對象之一，要能夠實時參與波束控制算法的運算過程，也可以被雷達控制臺在線更新，這就需要運算板具有存儲器。系統采用自定義總線接收雷達控制指令和上報陣面返回的信息。

關于驅動板的硬件設計，不僅要實現驅動、譯碼、系統自檢等功能，還要考慮組件在單獨調試時驅動板的控制功能是否可以方便實現。由于設備數量較大，在滿足功能的基礎上，要盡可能降低設備成本?；谶@些需求，選用一片單片機和一片EPLD。圖1中虛線左側部分所示運算板硬件組成。其中，雷達控制臺發送的是波束控制指令、接收的是陣面自檢和檢測信息；傳輸模塊產生和發送串行波束控制碼、傳送所需要的時鐘、定時信號。

圖l中虛線右側部分所示組件驅動板的硬件組成。其中接口電路接收波束控制運算板發來的串行波束控制碼；組件單元接收的是TTL電平的控制碼（包括發射移相碼、接收移相碼、衰減碼、T／R開關控制碼）。EPLD完成譯碼和控制分發代碼，SCU完成聯機自檢和脫機控制調試的功能?？刂坪驼{試方式比其他提供的系統設計方法，更加多樣化和靈活。

3 軟件設計

3．1 運算板FPGA程序設計

波控運算板基本用途就是為滿足陣面天線單元控制的需要。在此，整個天線陣面等分成四個子陣面。每個子陣面包括a×b個天線單元，如圖2所示。

天線分時實現全孔徑SAR模式和子孔徑GMTI模式兩種工作模式。雷達對空探測或者在SAR工作方式時，利用天線全陣面，形成一個波束進行發射和接收，陣面的物理中心就是陣面天線單元的坐標原點；GMTI工作方式時，全陣面形成一個發射波束，而接收時則在方位上等分四個子陣面，形成四個接收波束，此時形成四個坐標系：每個子陣面的物理中心就是每個陣面天線單元的坐標原點。

根據天線單元此分布特點的控制需求，這里選用兩片FPGA，傳輸采用四路差分串行碼（兩路數據碼、一路地址碼、一路8 MHz時鐘碼），就可完成陣面天線單元對波束控制的要求。FPGA內部程序的邏輯功能框圖如圖3所示。其中的串口核、SRAM、FIFO全是調用FPGA 內部的資源。串口核的功能是在波束控制運算板單機調試和雷達近場測試時，接收來自調試計算機的控制指令。SRAM用于當雷達工作在陣面監測方式時，存儲來自雷達控制計算機的控制碼；FIFO用于存儲運算器計算的結果（運算板單板調試時用）或組件驅動板自檢結果，此結果可以通過串口返回調試計算機，以此來判斷FPGA計算的中間結果或者送出的最終結果是否正確和判斷組件單元及相應的信號通路是否良好。運算、傳輸時鐘產生和運算結果傳送、讀／寫FLASH都在運算器中，做在同一個狀態機里。波控運算狀態機如圖4所示。

圖4中：S1為運算使能控制和狀態轉換條件控制及變量初始化；S2完成波束控制算法和按照格式排布計算結果；S3產生被傳送數據的地址和時鐘及將并行的計算結果轉為串行；S4對FLASH進行寫操作；S5對FLASH進行讀操作；S6對SRAM進行寫操作；S7先對SRAM讀操作，然后按照預定格式拼位，以便跳入S3狀態將SRAM中的數據傳出。S1中狀態機的狀態轉換條件即為譯碼得到的來自雷達控制臺的控制指令。狀態機將根據不同的控制指令進入相應的狀態處理程序段。