CMOS RF模型設計指南

最近幾年，我們已經開始看到一些有關射頻(RF)CMOS工藝的參考文獻和針對這些工藝的RF模型參考文獻。本文將探討這類RF所指代的真正含義，并闡述它們對RF電路設計人員的重要性。

我們可以從三個角度對RF CMOS設計進行探討：首先，低頻模擬設計人員正在將其設計提升到更高頻率；其次，分立RF/微波設計人員轉而借助集成手段；最后，設計人員將串行器/解串器(SERDES)這樣的數字電路提升到工藝能夠支持的最高頻率。在上述三種情況下，RF CMOS設計都大有幫助，我們也將從這些視角出發，來解釋RF CMOS本身與為其建模有何不同。

襯底

面向傳統數字應用的CMOS使用已經發展到采用低電阻率的大塊襯底(圖1)，并將器件做到一個薄的高電阻率外延層上，這樣的做法往往能夠同時優化閂鎖(latchup)性能和良品率。

圖1：基本數字CMOS模型構建在作為底基的低電阻系數大襯底上

為了保持復雜數字電路布線的靈活性，多個金屬互連層在厚度上趨于一致，這使得所有金屬層都具有幾乎相同的布線能力。

對低頻模擬/數字設計人員而言，這是一個相對理想的襯底：從(接地)襯底返回的寄生電容與我們所關注頻段內的容性阻抗相比，阻抗相當小。所以，簡單地提取寄生電容就能非常有效地預測實際性能。但是RF設計人員將會發現4個不盡如人意之處：a)襯底上的低阻抗實際上將寄生電容最大化了，而附著在襯底上氧化物內的金屬互連所形成的導線，則最終導致相對低的特征阻抗；b)構建在襯底上的線圈與一個短路線圈(即襯底本身)緊密耦合，從而略微降低了電感值及Q值；c)到達襯底的電流，無論是容抗電流還是線圈的感應電流，都會在低阻的襯底上自由地流經很長的距離；d)試圖通過并聯金屬層提升線圈Q值的努力收效甚微，因為如果首先使用最理想的頂層，那么其它附加層就會更加靠近襯底的短路線圈，所以并聯幾乎沒有實質改善。

那么，與剛才描述的普遍的數字變異相比，RF CMOS工藝到底是什么呢？在許多情況下，它可以簡單地被認為是使整個襯底在典型的“數字”工藝中擁有高電阻率外延層的工藝。

現在，RF設計人員卻發現了一些完全不同的狀況：高度絕緣的襯底實際上生成了一個與每個寄生電容串連的第二電容(因為絕緣體很厚，所以容值不大)，從功能上看被相對較高的襯底阻抗分流了。

寄生電容獲得了一系列額外且重要的電阻分量，具有如下一些積極效應：諸如結合區底端電容這樣的大型寄生電容，在較高頻率下具有近似恒定的阻抗，因為襯底阻抗反過來支配著上述容性寄生電容；線圈Q值的提高明顯歸功于襯底短路被削弱時產生的高阻抗，襯底電流傾向于被顯著的襯底旁路阻抗約束和限制，從而使絕緣性得以提高。

針對更高線圈Q值的并聯金屬層帶來了更好的結果，一般來說，增加較厚頂層金屬層(有時采用傳導性能更高的銅代替鋁)的目的就是大幅提升線圈Q值。注意：用這種RF襯底構建的器件與數字工藝本質上擁有相同基本特征，在兩種情況下，形成器件的最上層幾個微米厚度具有相同的電阻系數。

BSIM3模型

BSIM3模型無所不在，多數CMOS設計人員都曾接觸過不同版本的BSIM3模型，例如BSIM3v2或其它。將CMOS商用對其成功而言十分重要，因為該模型將基于物理和經驗的參數有機地結合起來，并且很容易就可以適用于新工藝。物理分析能夠預測出當物理尺度減小時會發生什么，而經驗數據則允許對被制造器件的非一致單元進行有用的近似。重要的是，RF設計人員要了解在較高頻率下這種重要的建模技術意味著什么，所以我們接下來會描述典型的代工廠是如何生成這樣一種模型的。

模型參數的填充通常是這樣完成的：即制造各種不同溝道寬度和長度的器件，然后對器件進行直流曲線記錄以生成描述跨導和阻抗的參數。之后，再進行低頻電容測量以填入容性參數。典型情況下，將采用類似Hspice Optimizer的優化器對模型參數進行優化，以便在實際數據和模型數據之間得到最佳匹配。當在器件整個可能的尺度范圍內，最終得到的數據沒能與預期值吻合得恰到好處，那么建模者可能會對模型進行臨時性存儲(bin)，例如，使模型按照器件的各種尺度進行分支以形成多模參數集，每個參數集在其對應的較小器件尺度范圍進行優化。這就使BSIM3成為一種“緊湊模型”，能夠很好地適應執行速度很快的模擬器，還可以在版圖中與P核(可調整尺寸參數的物理版圖單元)一起使用，從而賦予設計師極大的靈活性。