WCDMA系統基帶處理的DSP+FPGA實現方案

摘  要： 本文在分析WCDMA系統基帶處理方案的基礎上，結合DSP和FPGA性能的比較，提出了一種在性能、靈活性和性價比上都比較理想的DSP+FPGA基帶發送的實現方案。
引言
隨著Internet的迅猛發展和各種無線業務需求的增加，目前以承載單一話音業務為主的無線通信網已經越來越不適應人們的需要，所以，以大容量、高數據率和承載多媒體業務為目的的第三代移動通信系統(IMT-2000)成為無線通信的發展方向。碼分多址(CDMA)技術憑借其良好的抗噪性、保密性和低功率等優點成為第三代移動通信中最主要的多址接入技術。
和傳統的CDMA系統相比，第三代移動通信的最大特點在于能支持多種速率的業務，從話音到分組數據到多媒體業務，并能根據具體的業務需要，提供必要的帶寬。3GPP協議規定WCDMA系統支持的業務類型包括：5.15Kbps~12.2Kbps話音數據、 64Kbps電路數據、144Kbps分組數據和384Kbps分組數據。然而，對不同速率業務的基帶處理，所需的存儲量、運算量以及處理延時差異很大。因此，采用何種硬件結構能有效地處理各種業務是本文所要探討的問題。
本文首先介紹WCDMA系統的無線信道的基帶發送方案，說明其對多媒體業務的支持以及實現的復雜性。然后，從硬件實現角度，進行了DSP和FPGA的性能比較，提出DSP+FPGA基帶發送的實現方案，并以基站分系統(BTS)的發送單元為例，具體給出了該實現方案在下行無線信道基帶發送單元中的應用。

WCDMA基帶發送方案
WCDMA系統的發送單元實現無線信道的基帶數據處理(CRC校驗、糾錯編碼、速率適配、交織、復用、成幀)、擴頻加擾、合路與功率控制、成型濾波、D/A轉換、最后提供給模擬前端。下面以下行鏈路為例，分別給出基帶數據處理方案和擴頻加擾調制方案。
在基帶處理流程中(如圖1所示)，每個傳輸信道(TrCH)對應一個業務，由于各種業務對時延的要求不同，所以其發送時間間隔(TTI)是不同的(TTI∈{10ms，20ms，40ms，80ms})。具體步驟如下：
首先將各傳輸信道的一個發送時間間隔(TTI)內的輸入數據劃分成各傳輸塊，并在每塊末尾加上CRC校驗比特位，以便收端進行差錯檢測。
其次將加上校驗位后的所有傳輸塊串行級聯起來。如果級聯后的數據量大于規定的最大編碼塊尺寸，則需對級連后的數據塊進行分段處理，分成若干個尺寸相同編碼塊，使每個編碼塊的尺寸小于或等于最大編碼塊尺寸。對于不同的編碼方式，最大編碼塊尺寸不同。其中，卷積編碼:  Z = 504；Turbo編碼:  Z = 5114(Z表示最大編碼塊尺寸)。
WCDMA所采用的糾錯編碼有兩種：Turbo碼和卷積碼。無線信道編碼是為了接收機能夠檢測和糾正由于傳輸媒介帶來的信號誤差，同時在原數據流中加入了冗余信息，提高了數據傳輸速率。卷積編碼與Turbo編碼相比，前者具有譯碼速度快，時延小等優點；但對較高速率的信道，在滿足相同QoS的條件下，后者對信噪比的要求更低。對于數據量小，要求實時性高的業務采用卷積編碼,如語音業務；而對數據量大，實時性要求不高的業務采用Turbo編碼，如IP業務，多媒體業務。
為了將傳輸信道的數據適配到物理信道上去，要對編碼后的數據流進行速率適配。速率適配是將傳輸信道上的數據按比特重復或鑿去，使得即使不同傳輸間隔上數據比特數不同，經過傳輸信道復接后的總數據比特數對于給定的物理信道總是不變的。
在數據塊的基帶處理過程中有兩次交織操作，即第一次交織和第二次交織。交織的作用是將原始數據序列打亂，使得交織前后數據序列的相關性減弱，提高系統對突發性錯誤的抗干擾能力。兩次交織均采用列間交織模式，即先將數據逐行寫入矩形陣列中去，再按一定的列交織模式逐列讀出。
一個傳輸信道與一種業務類型相對應，在物理層，有時需要將不同的業務數據復接在一起，通過一個物理信道進行傳輸，這個過程就是物理層的業務復接。
物理信道的擴頻由兩步組成。第一步是信道化，即將每個數據符號轉化為多個碼片, 以增加信號的帶寬。每個數據符號內的碼片數被稱做擴頻因子(SF)；第二步為加擾，由此給擴頻信號加擾。在下行鏈路中，兩個連續符號組成的符號對經過串并變換，映射到I和Q支路上。映射的結果是偶數號和奇數號的符號分別映射到I和Q支路上。I 和 Q 支路由相同的實值信道化碼Cch,SF,m擴頻到碼片速率，然后將I和Q支路上實值的碼片序列變換成復值碼片序列。該序列由復值的擾碼Sdl,n加擾(復數相乘)。具體的擴頻加擾框圖(如圖2所示)。
調制信號的碼片速率為3.84 Mcps ，擴頻過程產生的復值碼片序列的調制為QPSK，具體的調制框圖(如圖3所示)。

圖 1  下行傳輸信道復用結構


圖 2  除SCH外所有下行物理信道的擴頻


圖3  下行鏈路調制


實現方案
基帶數據處理的電路結構
本文提出了“DSP＋FPGA線性流水陣列結構”的實現方案：使用DSP與大規模FPGA協同處理基帶發送數據。該處理單元以DPS芯片為核心，構造一個小的DSP系統，電路結構如圖4所示。
在基帶處理單元中，低層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡單，因而適于用FPGA進行硬件實現，這樣能同時兼顧速度及靈活性。相比之下，高層處理算法的特點是所處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現。
在圖4的電路結構中， DSP處理器利用其強大的I/O功能實現單元電路內部和各個單元之間的通信。從DSP的角度來看，可重構器件FPGA相當于它的協處理器。DSP通過本地總線對FPGA進行配置、參數設置及數據交互，實現軟硬件之間的協同處理。DSP和FPGA各自帶有RAM，用于存放處理過程所需要的數據及中間結果。除了DSP芯片和可重構器件FPGA外，硬件設計還包括一些外圍的輔助電路，如FLASH EEPROM、外部存儲器等。其中，FLASH EEPROM中存儲了DSP的執行程序；外部存儲器則作為FPGA的外部RAM擴展，用于存放數據處理過程中所需的映射圖樣。
基帶處理單元的需求估計
基帶處理單元的需求估計主要包含以下兩個方面：
● 各個業務傳輸通道的數據處理: 以無線信道承載的最高業務速率384Kbps為例進行分析。根據3GPP協議TS25.211，為支持該種速率業務所要求的信道比特速率最大不超過960K(對應擴頻增益SF=8，每10ms幀內的比特數是9600bits)。系統在1個10ms幀內所要處理的最大數據量為：
Wmax=  9600bits。
根據3GGP 協議TS 25.212  V2.2.0規定的下行數據基帶處理流程(圖1所示)，并按固定位置復用的方式進行處理，每個數據比特須經過最多10個環節的處理過程，分別是：
估算平均每環節上每比特的處理要求8條指令。則10ms內必須完成的處理指令數是：9600×10×8=768000條。對應的處理能力要求是76.8MIPS。
● 消息處理：包含消息的解釋、對應控制參數的計算、發給對應的處理FPGA。估計需求不超過一條承載64Kbps業務的無線信道的基帶數據處理的需求。
綜合考慮上述兩個方面，則整個基帶數據處理的等效需求是：
(9600+2400)×10×8/10ms=96MIPS
以TMS320C5410為例，其內部工作時鐘頻率高達100MHz，運算速度達100MIPS?；贑的軟件開發環境和匯編級并行處理的優化程序，優化后的并行執行效率一般為80%，等效的處理能力為80MIPS?？梢?，若將整個基帶數據處理交給該DSP芯片完成，其處理能力無法滿足整個處理單元的需求。因此，在基帶處理的實現方案中，數據量小的業務，如隨路信令，AMR語音業務可由DSP處理；而數據量大的業務，如64Kbps、144Kbps和384Kbps速率的業務，大部分處理環節由FPGA完成。具體實現如下：
● DSP作為主控單元，完成數據提取、消息解析和部分的基帶數據處理功能，如第二次交織和成幀等；
● FPGA則在DSP的調度下完成基帶數據處理環節中大部分比較耗時的處理功能，如：CRC校驗、編碼、速率適配等。
在384Kbps業務信道加隨路信令的處理中，384bpsK業務數據由DSP通過同步高速接口以DMA方式遞交給FPGA，在FPGA中處理；而隨路信令因其數據量小，在FPGA處理384Kbps業務數據時，隨路信令數據在DSP中同時處理。此方法減少了數據處理時間，提高了處理速度。

結語
本文在分析WCDMA系統因傳輸不同速率和QoS要求的多種業務而帶來的系統復雜度和數據處理延時的基礎上，著重介紹了作為一個較好的軟硬件結合的設計方案，DSP+FPGA結構在基站分系統的發送單元實現中的具體應用。該硬件電路的實際測試表明，該結構不僅在高速率業務的處理時延上符合規范要求，而且對不同類型的業務處理有較強的適應能力，滿足了WCDMA系統對多媒體業務傳輸的支持?！?br />
參考文獻
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