關于IP的驅動程序軟件開發和第三方IP的使用

半導體公司目前正面對兩大基本現實：優化半導體項目的成本以及為了滿足客戶需求而提供全面性解決方案?？蛻舻男枨笫沟冒雽w開發商將注意力不僅集中在硅元素，而且還關注軟件。

讓我們首先來看一下半導體項目的成本。市場研究表明主流半導體項目（衍生物）的下列費用趨勢。

上述圖1（最新可用圖）顯示了主流設計的成本。雖然這些類型的設計已經出現了明顯的成本增加的趨勢，但是這些成本仍然遠低于那些在新工藝節點（需要更高的投資）的全新結構的成本。比如，14nm工藝節點的初始項目成本大約為3億美元1。

由于這些高額的項目成本，客戶向半導體行業提出了具有挑戰性的要求。比如，不斷變化的市場，要求更優、更高效的用戶體驗、更小的設備、更低的成本、更低的功耗，這些都增加了芯片的復雜性以及工藝節點需求。半導體企業必須提供全面的SOC及軟件棧平臺，以便使終端客戶優先選擇在該平臺實現自己的應用、提供必要的外部界面、優化能耗。這些都已在規劃中，并一一實現。在芯片層面，這些要求促進了帶有多時鐘和多電壓的復雜結構，這種結構將所有部件整合到SOC及相關軟件棧中，并且這些要求繼續增加（圖2）。

本白皮書討論了SOC設計人員在解決SOC復雜性問題以及關于上市時間的挑戰時面臨的問題。本白皮書也將討論第三方IP的使用，并說明考慮到當今SOC的復雜性，僅僅依靠高質量IP不足以加快上市時間。本白皮書還將討論關于用于IP的驅動程序軟件開發的問題。最后，本白皮書將回顧在SOC設計過程中的五個主要開發步驟以及第三方IP供應商如何幫助加快這些步驟。

使用第三方IP提供者獲得高質量IP

為了降低項目成本和風險，半導體設計機構需要獲得第三方硅知識產權用于他們的SOC項目，特別是一個SOC所需的處理器、音頻子系統、傳感器子系統、標準外部接口。

標準接口子系統包括一個連接片上通訊基礎設施（一般為在端口上使用標準總線協議的多級互連裝置）的控制器、通過預定協議及電氣規范與外部接口連接的PHY模塊。這兩種模塊都必須符合標準協議，如USB-IF規范或PCI Express標準等公共標準。許多項目都已經證明使用高質量第三方IP可以為半導體企業降低成本和風險。理想情況下，控制器與PHY將由一個供應商提供，可以降低SOC設計人員的整合難度。理論上，由于每個項目都是基于相同標準，整合應該十分簡單。但是，整合面臨著三個挑戰：標準或協議知識、符合性能要求、將IP整合到整個SOC中。

標準或協議知識

首先，SOC設計人員必須解決一個日益困難的任務：理解IP協議或標準。由于半導體企業通過購買IP降低設計成本，這些企業將他們的IP設計人員重新調配至其他設計崗位。多數現代化接口IP標準每幾年都會進行重大修改，并且每年都會發出工程變更通知（ECNs）。這些變動可能會使企業內部IP設計人員的知識很快落后，除非他們可以集中精力關注特定的IP和協議。在最優情況下，一個項目團隊仍然配備至少一名可以理解特定標準的工程師，但是對于復雜的接口IP部件（比如PCI Express）中的1000多個參數，大體了解相關標準或IP模塊是不夠的。在最壞情況下，項目中沒有任何人具有特定接口IP標準背景，這使得SOC充分整合成為漫長、風險重重的過程，比如，PCIe3.0標準超過850頁。進行IP配置，并為該配置開發高性能的設備驅動程序絕對不是輕松的任務，特別是當使用IO可視化等最新硬件功能的情況出現。除了從IP供應商獲得接口IP許可而支付的費用以外，半導體企業通常還需要額外支付整合和軟件開發的費用。

加速RTL修訂

第二個挑戰是：對于IP的配置，在SOC中的接口性能是否能滿足芯片功能的需求以及終端客戶的要求。在理想情況下，SOC設計團隊有權通過設置IP的參數來使用第三方IP。設計人員必須處理大量配置參數才可以創建滿足SOC要求的RTL。除了用于RTL的配置參數，軟件開發者還必須通過驅動程序軟件控制許多不同的功能?？傊?，硬件和軟件設置及功能決定了IP的貫穿性、潛在性、功率分布。設計人員可以尋求IP提供者關于SOC理想配置的建議，也可以確定不同的配置參數以實現所需功率-性能平衡。高效的配置探索需要嘗試一種IP配置對比不同IP配置的快速轉回時間。加快轉回時間首先意味著有能力為不同配置快速生成RTL。如果該步驟涉及與已經產生新版本的IP提供商的互動，那么會出現兩個常見問題：第一，進度問題：轉回時間至少需要多個工作日；第二，商業問題：修訂RTL配置的請求的數量將受到IP許可協議的限制，原因在于IP提供者需要減少他們的設計影響。但是，如果半導體工程師可以使用配置工具修改IP，那么，轉回時間就不再依賴于第三方IP提供者。

將IP整合到半導體