基于FPGA和嵌入式以太網W5500的TCP/IP協議棧實現設計

1 背景知識

隨著網絡技術的發展，網絡帶寬不斷增大，系統處理網絡協議開銷越來越大。以太網具有易于集成、低成本以及傳輸距離遠等特點，越來越多的通信設備需要接入到以太網擴展網絡功能以實現遠程控制和更加高效的數據傳輸，基于TCP/IP協議的應用越來越多。FPGA等可編程邏輯器件的快速發展使得以太網協議傳輸越來越快，隨著新技術的不斷發展，實現TCP/IP協議棧技術水平越來越高，基于FPGA控制嵌入式以太網協議處理應用越來越普遍。

W5500是一款多功能的全硬件以太網接口芯片，內部集成有10/100M以太網控制器，嵌入了TCP卸載引擎（TCP Offload Engine：TOE），且集成有32K發送緩存區和接收緩存區存儲用于數據傳輸。無需考慮協議內部各層關系，不涉及操作系統，只需要正確配置就可以實現網絡連接，接口電路簡單、編程靈活方便。

本設計從成本控制和實現周期來考慮，采用了以W5500芯片作為TCP/IP協議棧進行傳輸系統的設計和實現。

2 系統設計

2.1 TOE技術

采用TOE技術，即以太網卸載引擎技術，其實現方式是將TCP協議數據包從主機CPU轉移到包含TOE功能的網卡，讓TOE網卡處理TCP協議數據量，從而提高服務器性能。TOE方式不需進行軟件協議棧移植，開發周期縮短，CPU負擔降低，穩定性能提高。其處理方式框圖如下圖1所示。

圖 1 TOE方式進行TCP/IP協議棧處理

2.2 W5500以太網控制器

W5500芯片主要通過Socket編程進行協議通信，共有8個可供使用，采用SPI傳輸協議進行各個寄存器的參數配置，最高數據傳輸速率可達80MHz。W5500的內部功能框圖，如下圖2所示。

圖 2 W5500的內部功能方框圖

2.3 系統程序設計

本設計中FPGA選用Xilinx公司的Spartan6系列的XC6SLX150-2FG484C芯片。這款高性能核心板，具有高速，高帶寬，高容量等特點。該核心板硬件實物圖如下圖3所示。

圖 3 核心板硬件實物圖

通過設計FPGA程序控制W5500作為服務器模式，等待上位機連接，經三次連接握手成功后，便可進行TCP/IP協議的數據傳輸。TCP協議通信狀態機如圖4所示。

圖 4 TCP狀態機的FPGA實現

采用模塊化、自頂向下的方式進行FPGA程序設計，即頂層Top模塊作為總控部分，下一層分為時鐘生成、數據控制和W5500控制三大模塊，即如下圖5所示的Verilog程序工程結構圖。其中，數據控制模塊主要處理、緩存與W5500模塊的接收和發送的數據；W5500控制模塊采用SPI方式實現FPGA對W5500芯片寄存器的控制。

圖 5 W5500的程序設計結構圖

對設計的Verilog程序進行仿真測試，得到如下圖6所示的結果?？梢?，通過W5500模塊的數據接收和發送功能均實現。

圖 6 W5500模塊功能仿真驗證圖

得到的頂層綜RTL原理圖如下圖7所示。

圖 7 W5500模塊頂層綜合RTL圖

2.4 系統測試

本系統的設計，將下位機（FPGA和W5500）作為服務器，上位機采用測試軟件“TCP&UDP測試工具”作為客戶端。

將程序配置到FPGA中，首先開啟下位機的服務器模式，等待客戶端的連接。然后打來測試軟件，設置好要連接的IP地址（即服務器IP）和端口號，建立客戶端并連接。連接成功后，便開始TCP/IP協議傳輸測試，通過發送對應的命令數據，服務器接收到命令后，進行數據解析處理和控制，并將結果數據發送回客服端（PC端）。

在程序設計過程中，使用開發軟件ISE中的ChipScope功能，可以清晰地觀測各個信號的變化情況，以測試程序設計的正確性，及便于找出問題。設計完成的ChipScope在線抓數據結果如下圖8所示，可實時觀測數據與命令的關系和變化情況。

圖 8 W5500數據抓取綜合測試結果

得到對應的實測結果如下圖9所示，驗證了以TCP/IP協議方式的數據發送和接收功能的實現。

圖 9 W5500功能實測結果圖

3 結語

本系統實現了基于FPGA的，采用嵌入式以太網W5500芯片以硬件形式實現的TCP/IP協議棧，提高了CPU的處理效率，并且使得通信速率在很大程度上得到了提高，為以太網數據傳輸系統的設計提供了一種有效的方式。