15條FPGA設計經(jīng)驗介紹及同步時(shí)序設計注意事項

1、硬件設計基本原則

（1）速度與面積平衡和互換原則：一個(gè)設計如果時(shí)序余量較大，所能跑的頻率遠高于設計要求，能可以通過(guò)模塊復用來(lái)減少整個(gè)設計消耗的芯片面積，這就是用速度優(yōu)勢換面積的節約；反之，如果一個(gè)設計的時(shí)序要求很高，普通方法達不到設計頻率，那么可以通過(guò)數據流串并轉換，并行復制多個(gè)操作模塊，對整個(gè)設計采用“乒乓操作”和“串并轉換”的思想進(jìn)行處理，在芯片輸出模塊處再對數據進(jìn)行“并串轉換”。從而實(shí)現了用面積復制換取速度的提高。

（2）硬件原則：理解HDL本質(zhì)；

（3）系統原則：整體把握；

（4）同步設計原則：設計時(shí)序穩定的基本原則。

2、Verilog作為一種HDL語(yǔ)言，對系統行為的建模方式是分層次的。比較重要的層次有系統級（system）、算法級（Algorithm）、寄存器傳輸級（RTL）、邏輯級（Logic）、門(mén)級（Gate）、電路 開(kāi)關(guān)級（Switch）。

3、實(shí)際工作中，除了描述仿真 測試激勵（Testbench）時(shí)使用for循環(huán)語(yǔ)句外，極少在RTL級編碼中使用for循環(huán)，這是因為for循環(huán)會(huì )被綜合器展開(kāi)為所有變量情況的執行語(yǔ)句，每個(gè)變量獨立占用寄存器資源，不能有效的復用硬件邏輯資源，造成巨大的浪費。一般常用case語(yǔ)句代替。

4、if…else…和case在嵌套描述時(shí)是有很大區別的，if…else…是有優(yōu)先級的，一般來(lái)說(shuō)，第一個(gè)if的優(yōu)先級最高，最后一個(gè)else的優(yōu)先級最低。而case語(yǔ)句是平行語(yǔ)句，它是沒(méi)有優(yōu)先級的，而建立優(yōu)先級結構需要耗費大量的邏輯資源，所以能用case的地方就不要用if…else…語(yǔ)句。

補充：1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語(yǔ)句。

5、FPGA 一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富。

6、FPGA和CPLD的組成：

FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式 塊RAM、豐富的布線(xiàn)資源、底層嵌入功能單元和內嵌專(zhuān)用硬核等6部分組成。

CPLD的結構相對比較簡(jiǎn)單，主要由可編程I/O單元、基本邏輯單元、布線(xiàn)池和其他輔助功能模塊組成。
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7、Block RAM：

3種塊RAM結構，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit)。

M512 RAM：適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；

M4K RAM：適用于一般的需求

M-RAM：適合做大塊數據的緩沖區。

Xlinx 和 Latti ce FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結構，這種技術(shù)被稱(chēng)為分布式RAM。

補充：但是在一般的設計中，不提倡用FPGA/CPLD的片內資源配置成大量的存儲器，這是處于成本的考慮。所以盡量采用外接存儲器。

8、善用芯片內部的PLL或DLL資源完成時(shí)鐘的分頻、倍頻率、移相等操作，不僅簡(jiǎn)化了設計，并且能有效地提高系統的精度和工作穩定性。

9、異步電路和同步時(shí)序電路的區別

異步電路：
電路核心邏輯有用組合電路實(shí)現；
異步時(shí)序電路的最大缺點(diǎn)是容易產(chǎn)生毛刺；
不利于器件移植；
不利于靜態(tài)時(shí)序分析（STA）、驗證設計時(shí)序性能。

同步時(shí)序電路：
電路核心邏輯是用各種觸發(fā)器實(shí)現；
電路主要信號、輸出信號等都是在某個(gè)時(shí)鐘沿驅動(dòng)觸發(fā)器產(chǎn)生的；
同步時(shí)序電路可以很好的避免毛刺；
利于器件移植；
利于靜態(tài)時(shí)序分析（STA）、驗證設計時(shí)序性能。

10、同步設計中，穩定可靠的數據采樣必須遵從以下兩個(gè)基本原則：

（1）在有效時(shí)鐘沿到達前，數據輸入至少已經(jīng)穩定了采樣寄存器的Setup時(shí)間之久，這條原則簡(jiǎn)稱(chēng)滿(mǎn)足Setup時(shí)間原則；

（2）在有效時(shí)鐘沿到達后，數據輸入至少還將穩定保持采樣寄存器的Hold時(shí)鐘之久，這條原則簡(jiǎn)稱(chēng)滿(mǎn)足Hold時(shí)間原則。

11、同步時(shí)序設計注意事項：

異步時(shí)鐘域的數據轉換。
組合邏輯電路的設計方法。
同步時(shí)序電路的時(shí)鐘設計。
同步時(shí)序電路的延遲。同步時(shí)序電路的延遲最常用的設計方法是用分頻或者倍頻的時(shí)鐘或者同步計數器完成所需的延遲，對比較大的和特殊定時(shí)要求的延時(shí)，一般用高速時(shí)鐘產(chǎn)生一個(gè)計數器，根據計數產(chǎn)生延遲；對于比較小的延遲，可以用D觸發(fā)器打一下，這樣不僅可以使信號延時(shí)了一個(gè)時(shí)鐘周期，而且完成了信號與時(shí)鐘的初次同步。在輸入信號采樣和增加時(shí)序約束余量中使用。另外，還有用行為級方法描述延遲，如“#5 a<=4’0101；”這種常用于仿真測試激勵，但是在電路綜合時(shí)會(huì )被忽略，并不能起到延遲作用。

Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數據類(lèi)型是wire和reg型，一般來(lái)說(shuō)，wire型指定的數據和網(wǎng)線(xiàn)通過(guò)組合邏輯實(shí)現，而reg型指定的數據不一定就是用寄存器實(shí)現。

12、常用設計思想與技巧

（1）乒乓操作；
（2）串并轉換；
（3）流水線(xiàn)操作；
（4）異步時(shí)鐘域數據同步。是指如何在兩個(gè)時(shí)鐘不同步的數據域之間可靠地進(jìn)行數據交換的問(wèn)題。數據時(shí)鐘域不同步主要有兩種情況：
兩個(gè)域的時(shí)鐘頻率相同，但是相差不固定，或者相差固定但是不可測，簡(jiǎn)稱(chēng)為同頻異相問(wèn)題。

兩個(gè)時(shí)鐘頻率根本不同，簡(jiǎn)稱(chēng)異頻問(wèn)題。

兩種不推薦的異步時(shí)鐘域操作方法：一種是通過(guò)增加Buffer或者其他門(mén)延時(shí)來(lái)調整采樣；另一種是盲目使用時(shí)鐘正負沿調整數據采樣。

13、模塊劃分基本原則：

（1）對每個(gè)同步時(shí)序設計的子模塊的輸出使用寄存器（用寄存器分割同步時(shí)序模塊原則）。
（2）將相關(guān)邏輯和可以復用的邏輯劃分在同一模塊內（呼應系統原則）。
（3）將不同優(yōu)化目標的邏輯分開(kāi)。
（4）將送約束的邏輯歸到同一模塊。
（5）將存儲邏輯獨立劃分成模塊。
（6）合適的模塊規模。
（7）頂層模塊最好不進(jìn)行邏輯設計。

14、組合邏輯的注意事項

（1）避免組合邏輯反饋環(huán)路（容易毛刺、振蕩、時(shí)序違規等）。
解決：
A、牢記任何反饋回路必須包含寄存器；
B、檢查綜合、實(shí)現報告的warning信息，發(fā)現反饋回路（combinational loops）后進(jìn)行相應修改。
（2）替換延遲鏈。
解決：用倍頻、分頻或者同步計數器完成。
（3）替換異步脈沖產(chǎn)生單元（毛刺生成器）。
解決：用同步時(shí)序設計脈沖電路。
（4）慎用鎖存器。
解決：
A、使用完備的if…else語(yǔ)句；
B、檢查設計中是否含有組合邏輯反饋環(huán)路；
C、對每個(gè)輸入條件，設計輸出操作，對case語(yǔ)句設置default操作。特別是在狀態(tài)機設計中，最好有一個(gè)default的狀態(tài)轉移，而且每個(gè)狀態(tài)最好也有一個(gè)default的操作。
D、如果使用case語(yǔ)句時(shí)，特別是在設計狀態(tài)機時(shí)，盡量附加綜合約束屬性，綜合為完全條件case語(yǔ)句。

小技巧：仔細檢查綜合器的綜合報告，目前大多數的綜合器對所綜合出的latch都會(huì )報“warning”，通過(guò)綜合報告可以較為方便地找出無(wú)意中生成的latch。

15、時(shí)鐘設計的注意事項

同步時(shí)序電路推薦的時(shí)鐘設計方法：

時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過(guò)FPGA內部專(zhuān)用的PLL或DLL進(jìn)行分頻/倍頻、移相等調整與運算，然后經(jīng)FPGA內部全局時(shí)鐘布線(xiàn)資源驅動(dòng)到達芯片內所有寄存器和其他模塊的時(shí)鐘輸入端。

FPGA設計者的5項基本功：仿真、綜合、時(shí)序分析、調試、驗證。

對于FPGA設計者來(lái)說(shuō)，練好這5項基本功，與用好相應的EDA工具是同一過(guò)程，對應關(guān)系如下：

1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 時(shí)序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 調試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 驗證：Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL語(yǔ)言雖然不是FPGA設計的全部，但是HDL語(yǔ)言對FPGA設計的影響貫穿于整個(gè)FPGA設計流程中，與FPGA設計的5項基本功是相輔相成的。

對于FPGA設計者來(lái)說(shuō)，用好“HDL語(yǔ)言的可綜合子集”可以完成FPGA設計50%的工作——設計編碼。

練好仿真、綜合、時(shí)序分析這3項基本功，對于學(xué)習“HDL語(yǔ)言的可綜合子集”有如下幫助：

1. 通過(guò)仿真，可以觀(guān)察HDL語(yǔ)言在FPGA中的邏輯行為。
2. 通過(guò)綜合，可以觀(guān)察HDL語(yǔ)言在FPGA中的物理實(shí)現形式。
3. 通過(guò)時(shí)序分析，可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現特性。

對于FPGA設計者來(lái)說(shuō)，用好“HDL語(yǔ)言的驗證子集”，可以完成FPGA設計另外50%的工作——調試驗證。

1. 搭建驗證環(huán)境，通過(guò)仿真的手段可以檢驗FPGA設計的正確性。
2. 全面的仿真驗證可以減少FPGA硬件調試的工作量。
3. 把硬件調試與仿真驗證方法結合起來(lái)，用調試解決仿真未驗證的問(wèn)題，用仿真保證已經(jīng)解決的問(wèn)題不在調試中再現，可以建立一個(gè)回歸驗證流程，有助于FPGA設計項目的維護。

FPGA設計者的這5項基本功不是孤立的，必須結合使用，才能完成一個(gè)完整的FPGA設計流程。反過(guò)來(lái)說(shuō)，通過(guò)完成一個(gè)完整的設計流程，才能最有效地練習這5項基本功。對這5項基本功有了初步認識，就可以逐個(gè)深入學(xué)習一些，然后把學(xué)到的知識再次用于完整的設計流程。如此反復，就可以逐步提高設計水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過(guò)培訓入了門(mén)，就可以自學(xué)自練，自我提高。

市面上出售的有關(guān)FPGA設計的書(shū)籍為了保證結構的完整性，對FPGA設計的每一個(gè)方面分開(kāi)介紹，每一方面雖然深入，但是由于缺少其他相關(guān)方面的支持，讀者很難付諸實(shí)踐，只有通讀完全書(shū)才能對FPGA設計獲得一個(gè)整體的認識。這樣的書(shū)籍，作為工程培訓指導書(shū)不行，可以作為某一個(gè)方面進(jìn)階的參考書(shū)。

對于新入職的員工來(lái)說(shuō)，他們往往對FPGA的整體設計流程有了初步認識，5項基本功的某幾個(gè)方面可能很扎實(shí)。但是由于某個(gè)或某幾個(gè)方面能力的欠缺，限制了他們獨自完成整個(gè)設計流程的能力。

入職培訓的目的就是幫助他們掌握整體設計流程，培養自我獲取信息的能力，通過(guò)幾個(gè)設計流程來(lái)回的訓練，形成自我促進(jìn)、自我發(fā)展的良性循環(huán)。在這一過(guò)程中，隨著(zhù)對工作涉及的知識的廣度和深度的認識逐步清晰，新員工的自信心也會(huì )逐步增強，對個(gè)人的發(fā)展方向也會(huì )逐步明確，才能積極主動(dòng)地參與到工程項目中來(lái)。