FPGA布局布線優化方案

大多數為FPCA布局圖(通常認為兩個主要的布局圖階段:布局和布線)的實現工具提供設計者成打的優化選項，設計者利用這些選項運行中的問題類似于用綜合優化運行中的問題，即一般不完全理解所有這些選項的含義。所以，一些優化常常利用在不需要它們的地方，對性能有顯著影響的其他優化則沒有利用。

本章描述布局布線優化最重要的方面，提供實際的立即可以被讀者利用的探索。在這章的課程期間，將討論以下的內容:

在布局布線之前產生優化的約束

布局和布線之間的關系。

用邏輯復制減少布線延時

把寄存器封裝進 I/O 緩沖器

封裝因子的用途

當封裝邏輯進 RAM 時

寄存器排序

改變布局的種子

與布局布線的指導更大的一致

1.優化約束

在著手實際的布局布線優化本身之前，強調定義一組完全的時序約束的重要性是必要的。這個內容首先列出的原因是要保證，在本章中包含的優化直到足夠的時間已經花費在產生準確的設計約束后才講述。

應該在任何優化發生之前產生一組完全的約束

對每個設計必須包含的約束包括全部時鐘的定義、VO延時、引腳位置、以及任何放寬的含有多周期和假路徑的約束。雖然一個實際的路徑可能不是關鍵的時序路徑，常常對無關路徑放寬技術要求，布局和布線資源可能對更多的關鍵路徑是隨意的。關于這些約束的更多信息見第18 章。

常常不被FPGA典型的時序分析覆蓋的一類約束(不包含在第18章)包括電壓和溫度技術條件。電壓/溫度技術條件在這組約束中間是最常被設計者忽略的，但是在許多情況提供最方便的方式達到顯著的時序改善。

大多數設計者知道，所有的FPGA器件(類似大多數半導體器件)規定最壞條件的電壓和溫度，在這些條件下器件可以運行。從FPCA時序分析的角度，最壞條件的溫度是最高的溫度，最壞條件的電壓是最低的電壓，因為這二者的約束將增加傳播延時(一般不擔憂FPGA中的保持延時，因為最小的延時建立在布線矩陣中)。例如，XilinxFPGA高端的商用溫度范圍是85℃，最壞條件的電壓標稱值通常在推薦的運行電壓的5%和10%之間變化，對應地有1.2V電源電壓近似為1.14V，3.3V電源電壓近似為3V，依此類推。

當執行最壞條件的時序分析時，這些情況的電壓和溫度條件缺省被使用。但是，幾乎沒有系統要求FPCA運行在85℃(FPGA的結溫度)和電源電壓下降10%的極端條件。事實上，大多數系統只經歷遠低于極端的條件。

如果 FPGA 運行其中的系統設計在確定的溫度和電壓條件內，則FPGA時序分析可以并且應該在相同的條件下執行。

當注意到這個時，許多工程師發現，可以把全部納秒從關鍵路徑削去(當然取決于器件的工藝)，如果時序沖突比這個增量改善少的時候，工程師發現與時序沖突的斗爭實際不存在。

考慮16位計數器的例子，在缺省時序分析條件下，這個計數器在VirtexⅡ器件中運行在276MHz。在圖16-1的菜單中表示缺省的電壓和溫度設置，它們將傳遞到Xiinx的時序分析工具。

在這個情況中，最壞條件的電壓設置為規定的供電電壓的95%，5%的電壓變化對開關電源是合理的，但是如果這是線性電源的運行偏離，可以比足夠的電流更多的提供給芯核，這個技術條件是過多的。此外，結溫度設置在85℃，功能設計大概不會產生這樣一個溫度，因此這個技術條件又是過多的。對假定的“輕便”系統可以減少這些要求到更合理的參數，其中供電電壓只變化2%，溫度從不超過45℃(圖16-2)。

結果是計數器現在運行在290MHz之下。這個性能改善不要求FPGA任何實際的改變，只是在正確的條件下分析設計的簡單事情。

調整電壓和溫度設置不要求FPGA 實現任何改變，可以提供一個方便的手段增量地改善最壞條件的性能。

這種方法的唯一缺點是，在廠商允許存取到這個選項之前，器件需要按照電壓和溫度完全表征。由于在FPCA廠商之間持續的競爭，在他們的競爭之前生產更快的FPGA，一般在器件特性已經完成之前釋放器件。事實上，如果已經利用新品種工藝，通?？梢杂嫾皼]有生效的這個選項。在時序分析工具中，這個選項是不可使用的。這是利用一個帶適度成熟的器件的優點之一

2.布局和布線之間的關系

大多數現代的FPGA布局布線工具做很好的工作，達到時序與自動算法一致，因此人工布局和/或布線不再是平常的。但是，許多FPCA設計工程師已經被自動實現工具“損害”到除了極高速設計之外從不考慮布局圖的程度。缺少這方面的注意已經產生缺乏理解，所以十分無效地利用各種對布局圖有效地實現選項。目標為速度或面積的所有這些選項最重要的是與處理器努力有關的布局布線的關系。

特別是我們認為提供給設計者與后端工具的掛鉤，允許設計者調整處理器的努力程度和相應的布局布線算法的精致程度。這些選項幾乎總是獨立地引入和控制，不幸的是由于它們具有

很強的關系。在基本的訓練中，工程師們被告知，他們可以增加布局布線的努力來達到更好的結果。我們在實驗經歷中實踐增加努力的程度和觀察其改善。實際上，我們看到類似的改善。所以，是什么問題?問題是如果向上調整布線器的努力程度，在有一個最佳布局之前超出平常的努力，實際是浪費時間。因為大多數項目帶有最后期限的進度表，大多數FPGA設計者在達到時序閉合之前經歷許多次迭代，一些事情確實值得考慮。

這里理解的基本概念是，布線與布局有密切的關系。對于任何復雜度的設計，好的布線只用好的布局來達到。大多數FPGA設計工程師們沒有運行足夠的實驗來獨自地認識這個關系，但是布局比布線對性能是更重要得多。由于布線矩陣的粗粒度特性(在ASIC中有更多的靈活性用布線產生)，這特別對FPCA成立。

如果做一個典型的設計，運行幾百次布局和布線努力程度的組合，然后繪圖數據，似乎看到十分類似于圖16-3 所示的圖形。

從圖16-3中的曲線可以看出，布局對設計性能有主要的影響(稱它為一階影響)，布線有相對小的影響。

布局努力對性能有主要的影響，而布線努力有相對小的影響。

為了決定最佳的布局布線努力程度，設計者應該遵循這個過程:

1)設置布局布線努力程度為最小。2)運行布局布線確定是否最壞條件的時序是由于次優的布局圖，不是由于過大的邏輯層次。

3)增量布局努力直到時序滿足，或者最大的努力已經達到。

4)如果最大布局努力的時序不滿足，開始增量地增加布線的努力。

5)如果時序閉合不可以滿足，重新回到設計的結構。

6)如果要求高的布線努力來滿足時序，回到設計結構優化時序(見第1章)可能是好的主意。

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審核編輯：黃飛

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