FPGA設計之Verilog中clk為什么要用posedge而不用negedge？

Verilog是一種硬件描述語言，用于描述數字電路的行為和特性。在Verilog中，時鐘信號（clk）和線路是非常重要的，它用于同步電路中的各個模塊，確保它們在同一時刻執行。

在Verilog中，時鐘信號可以使用posedge和negedge兩種方式來觸發。posedge表示時鐘信號的上升沿（電平從低到高跳變），而negedge表示時鐘信號的下降沿（電平從高到低跳變）。在實際應用中，大多數設計都使用posedge觸發方式。

這是因為在數字電路中，時鐘信號的上升沿是同步電路中的關鍵時間點，它可以確保各個模塊在同一時刻執行。同時，posedge觸發方式還可以避免由于時鐘信號的下降沿帶來的抖動和噪聲等問題，從而提高電路的穩定性和可靠性。

另外，一般情況下，系統中統一用posedge，避免用negedge，降低設計的復雜度，可以減少出錯，由于Verilog是一種硬件描述語言，它的設計目的是為了生成硬件電路，而不是軟件程序。

因此，在Verilog中，使用posedge觸發方式可以更好地反映硬件電路的實際運行方式，提高設計的準確性和可靠性。

對于典型的counter邏輯

always @(posedge sys_clk or negedge sys_rst_n) begin
  if(!sys_rst_n)
    counter <= 24'd0;  //十進制0
  else if(counter < led_time) begin
    flag_counter = 1'b0;
    counter <= counter + 1'b1;
  end
  else begin
    counter <= 24'd0;
    flag_counter = 1'b1;
  end
end

在ModelSim仿真中，時鐘是很嚴格，但是在真實的晶振所產生的clock卻是不嚴格的，比如高電平和低電平的時間跨度不一樣，甚至非周期性的微小波動。如果只使用posedge，則整個系統的節拍都按照clock上升沿對齊，如果用到了negedge，則系統的節拍沒有統一到一個點上。上升沿到上升沿肯定是一個時鐘周期，但是上升沿到下降沿卻很可能不是半個周期。這都會出現問題。

FPGA中特有的Global CLK是指FPGA芯片內部的全局時鐘信號，它可以用于同步各種時序邏輯，確保電路的正確性和可靠性。Global CLK是FPGA芯片內部的一個特殊信號，它可以被所有時序邏輯模塊使用，從而實現全局同步。

FPGA內部專有的CLK"線"是指FPGA芯片內部的時鐘信號線路，它可以用于連接各種時序邏輯模塊，實現電路的同步，和一般的邏輯門線路走法不一樣，目的是為了保證整個FPGA片內的時鐘一致。時鐘信號線路應該具有以下特點：

1. 時鐘信號線路應該是低時延、低抖動的。
2. 時鐘信號線路應該具有良好的信號完整性，避免信號失真或干擾。
3. 時鐘信號線路應該能夠滿足電路的時序要求，確保電路的正確性和可靠性。

在FPGA設計中，應該注意時鐘信號的設計和布局，以確保電路的正確性和可靠性。

總結

Verilog中的時鐘信號使用posedge觸發方式可以確保同步電路中各個模塊在同一時刻執行，提高電路的穩定性和可靠性。同時，posedge觸發方式也更好地反映了硬件電路的實際運行方式，提高了設計的準確性和可靠性。