可編程邏輯器件在高速DDR SDRAM中的應用優勢

I.引言

DDR SDRAM的原理及特點：DDR SDRAM不需要提高時鐘頻率就能加倍提高SDRAM的速度，因為它允許在時鐘脈沖的上升沿和下降沿讀寫數據。至于地址和控制信號，還是跟傳統的SDRAM一樣，在時鐘的上升沿進行傳輸。

DDR （Double Data Rate SDRAM），能夠以相同頻率SDRAM的兩倍來傳輸數據，每個時鐘周期傳輸兩次數據，它在時鐘信號的上升沿和下降沿傳輸數據。存儲單元工作在相同的時鐘頻率下，但是內部總線加寬，從內部陣列到緩存之間的總線寬度是外部總線（buffer）到控制器）的兩倍，使得緩存到控制器的數據傳輸率達到內部存儲單元工作頻率的兩倍。存儲單元內部使用一個很寬但較慢的總線，但當數據傳輸到控制器時使用了一個較窄但是快速的總線。I/0口的控制電路對存儲器的總體控制和時序具有極大的影響。

在DDR的讀取過程中，需要考慮的有兩個主要類型的延遲。第一類的是連續的DRAM讀操作之間的延遲。DDR不可能在進行完一個讀取操作之后就立刻進行第兩個讀取操作，因為讀取操作包括電容器的充電和放電另外還包括把信號傳送出去的時間，所以在兩個讀取操作中間至少留出足夠的時間進行這些方面的操作。第二種延遲類型是叫做內部讀取延遲（inside-the-read）。這種延遲同同兩次讀取操作之間的延遲非常的相似，但是不是由停止 /RAS和/CAS激活而產生的，而是由于要激活 /RAS和/CAS而產生的。比如，行存取時間（tRAC）－－它就是在你激活RAS和數據最終出現在數據總線之間的時間。同樣的列存取時間（tCAC）就是激活 /CAS引腳和數據最終出現在數據總線上之間的時間。

DDR SDRAM 控制器是一個可配置的，用戶可以根據設計需要，靈活修改數據寬度、脈沖傳輸速率和 CAS 等待時間的設置。另外，DDR 控制器還支持組塊管理，這是通過維護一個所有組塊均被激活以及每一組塊行激活的功能來實現的。DDR SDRAM 控制器通過這些信息決定是否需要一個激活命令或預充電命令。這有效縮短了 DDR SDRAM 接受讀寫命令的等待時間。

II.控制器總體框圖：

圖2中DATAIN、DATAOUT分別是輸入、輸出數據信號，CMD信號為用戶對DDR SDRAM進行的操作，可以支持NOP、WRITEA 、READA、REFRESH、PRECHARGE、LOAD_MODE命令。CS_N為片選信號，RAS_N、CAS_N分別為SDRAM的行選通、列選通信號。

圖2：DDR控制器的總體框圖

III.DDR 控制器主要模塊

DDR控制器主要是由Control interface 模塊、Data path模塊以及Command interface模塊組成，另外還包括FPGA上的DLL模塊，如圖3所示。

Control interface模塊主要是對來自用戶的command進行保存、譯碼，可支持NOP、WRITEA 、READA、REFRESH、PRECHARGE、LOAD_MODE命令。Control interface模塊將Command信號和地址ADDR信號同時送到Command interface模塊中，同時產生地址選通信號CA_N。

Command interface模塊接收來自Control interface模塊的譯碼的命令，對DDR SDARM產生相應的操作，即上面的6種命令。Command interface模塊里還包含一個簡單的仲裁器，用于對Command和refresh要求的仲裁。refresh要求總是優先于任何一個Command。有16 bits 的 refresh counter寄存器用于自動refresh。

Data path模塊提供DDR和user interface之間的數據通路，通過對path width配置，可支持16、32、64的數據寬度。 burst length可以配置成是2、4、8。 Data path模塊的數據寬度是DDR SDRAM的兩倍，在時鐘的上下沿都對DDR SDRAM進行操作。同時Data path模塊產生DQS信號，即在寫操作的時候Data path模塊對寫入DDR SDRAM的數據按照要求進行選通。如圖中Data Strobe所示。

圖3：DDR 控制器內部控制模塊

此外，DDR SDRAM 控制器還利用了FPGA內部的DLL模塊，給系統提供了2個時鐘CLK 和CLK2X，并且可以改善時鐘性能，減少時鐘抖動，改善了系統的性能。

IV讀寫波形

圖4：讀數據波形圖 圖5：寫數據波形

圖4、圖5是用采用Mentor modelsim 得到的仿真波形，是典型的讀寫波形，時鐘頻率為100MHz。

V系統實現及結論

DDR SDRAM 控制器在 Xilinx公司的XC2V1000 FPGA上實現，綜合后使用了798個邏輯單元，在數據寬度為64，系統時鐘為100Mhz的工作環境下，最高可達到1.6Gbytes/s的速率。使用的DDR SDRAM是Toshiba的TC59WM803BFT。

本文給出了基于FPGA的DDR SDRAM控制器的設計。DDR SDRAM 控制器是一個可配置的，用戶可以根據設計需要，靈活修改數據寬度和 CAS 等待時間的設置?？蓮V泛用于高速的DDR SDRAM中，提高系統的性能。

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