ds12887工作原理及應用設計

功能特點

DS12887是美國達拉斯半導體公司最新推出的時鐘芯片，采用CMOS技術制成，把時鐘芯片所需的晶振和外部鋰電池相關電路集于芯片內部，同時它與目前 IBM AT計算機常用的時鐘芯片MC146818B和DS1287管腳兼容，可直接替換。采用DS12887芯片設計的時鐘電路勿需任何外圍電路并具有良好的微機接口。DS12887芯片具有微軾耗、外圍接口簡單、精度高、工作穩定可靠等優點，可廣泛用于各種需要較高精度的實時時鐘場合中。其主要功能如下：

（1）內含一個鋰電池，斷電情況運行十年以上不丟失數據。

（2）計秒、分、時、天、星期、日、月、年，并有閏年補償功能。

（3）二進制數碼或BCD碼表示時間、日歷和定鬧。

（4）12小時或24小時制，12小時時鐘模式帶有PWM和AM指導，有夏令時功能。

（5）MOTOROLA5和INATAEL總線時序選擇。

（6）有128個RAM單元與軟件音響器，其中14個作為字節時鐘和控制寄存器，114字節為通用RAM，所有ARAM單元數據都具有掉電保護功能。

（7）可編程方波信號輸出。

（中斷信號輸出（IRQ）和總線兼容，定鬧中斷、周期性中斷、時鐘更新周期結束中斷可分別由軟件屏蔽，也可分別進行測試。

DS12887的原理及管腳說明

DS12887內部原理如圖1所示，由振蕩電路、分頻電路、周期中斷/方波選擇電路、14字節時鐘和控制單元、114字節用戶非易失RAM、十進制/二進制計加器、總線接口電路、電源開關寫保護單元和內部鋰電池等部分組成。

GND，VCC：直流電源+5V電壓。當5V電壓在正常范圍內時，數據可讀寫；當VCC低于4.25V，讀寫被禁止，計時功能仍繼續；當VCC下降到3V以下時，RAM和計時器被切換到內部鋰電池。

MOT（模式選擇）：MOT管腳接到VCC時，選擇MOTOROLA時序，當接到GND時，選擇INTEL時序。

SQW（方波信號同）：SQW管腳能從實時時鐘內部15級分頻器的13個抽頭中選擇一個作為輸出信號，其輸出頻率可通過對寄存器A編程改變。

AD0～AD7（雙向地址/數據復用線）：總線接口，可與MOTOROLA微機系列和INTEL微機系列接口。

AS（地址選通輸入）：用于實現信號分離，在AD/ALE的下降沿把地址鎖入DS12887。

DS（數據選通或讀輸入）：DS/RD客腳有兩種操作模式，取決于MOT管腳的電平，當使用MOTOROLA時序時，DS是一正脈沖，出現在總線周期的后段，稱為數據選通；在讀周期，DS指示DS12887驅動雙向總的時刻，在寫周期，DS的后沿使DS12887鎖存寫數據。選擇INTEL時序時，DS稱作（RD），RD與典型存貯器的允許信號（OE）的定義相同。

R/W（讀/寫輸入）：R/W管腳也有兩種操作模式。選MOTOROLA時序時，R/W是一電平信號，指示當前周期是讀或寫周期，DSO為高電平時，R/W高電平指示讀周期，R/W低電平指示寫周期；選INTEL時序，R/W信號是一低電平信號，稱為WR。在此模式下，R/W管腳與通用RAM的寫允許信號（WE）的含義相同。

CS（片選輸入）：在訪問DS12887的總線周期內，片選信號必須保持為低。

IRQ（中斷申請輸入）：低電平有效，可作微處理的中斷輸入。沒有中斷條件滿足時，IRQ處于高阻態。IRQ線是漏極開路輸入，要求外接上接電阻。

RESET（復位輸出）：當該腳保持低電平時間大于200ms，保證DS12887有效復位。

DS12887的內部功能

地址分配圖

DS12887的地下分配圖如圖3所示，由114字節的用戶RAM，10字節的存放實時時鐘時間。日歷和定鬧RAM及用于控制和狀態的4字節特殊寄存器組成，幾乎所有的128個字節可直接讀寫。

時間、日歷和定鬧單元

時間和日歷信息通過讀相應的內存字節來獲取，時間、日歷和定鬧通過寫相應的內存字節設置或初始化，其字節內容可以是十進制或BCD形式。時間可選擇12小時制或24小時制，當選擇12小時制時，小時字節搞位為邏輯“1”代表PM。時間、日歷和定鬧字節是雙緩沖的，總是可訪問的。每秒鐘這10個字節走時1 秒，檢查一次定鬧條件，如在更新時，讀時間和日歷可能引起錯誤。三個字節的定鬧字節有兩種使用方法。第一種，當定鬧時間寫入相應時、分、秒定鬧單元，在定允許鬧位置高的條件下，定鬧中斷每天準時起動一次。第二種，在三個定鬧字節中插入一個或多個不關心碼。不關心碼是任意從C到FF的16進制數。當小時字節的不關心碼位置位時，定鬧為小時發生一次由于相線小時和分鐘定鬧字節置不關心位時，每分鐘定鬧一次；當三個字節都置不關心位時，每秒中斷一次。

非易失RAM

在DS12887中，114字節通用非易失RAM不專用于任何特殊功能，它們可被處理器程序用作非易失內存，。在更新周期也可訪問。

中斷

RTC實時時鐘加RAM向處理器提供三個獨立的、自動的中斷源。定鬧中斷的發生率可編程，從每秒一次到每天一次，周期性中斷的發生率可從500ms到 122μs選擇。更新結束中斷用于向程序指示一個更新周期完成。中斷控制和狀態位在寄存器B和C中，本文的其它部分將詳細描述每個中斷發生條件。

晶振控制位

DS12887出廠時，其內部晶振被關掉，以防止鋰電池在芯片裝入系統前被消耗。寄存器A的BIT4～BIT6為010時打開晶振，分頻鏈復位，BIT4～BIT6的其它組合都是使晶振關閉。

方波輸出選擇

如圖1原理圖所示，15級分步抽著中的13個可用于15選1選擇器，選擇分頻器抽頭的目的是在SQW管腳產生一個方波信號，其頻率由寄存器A的 RS0～RS3位設置。SQW頻率選擇與周期中斷發生器共離15選1選擇器，一旦頻率選擇好，通過用程序控制方波輸出允許位SWQE來控制SQW管腳輸出的開關。

周期中斷選擇

周期中斷可在IRQ腳產生500ms一次到每122μs一次的中斷，中斷頻率同樣由寄存A確定，它的控制位為寄存器B中的PIE位。

更新周期

DS12887每秒執行一次更新周期還比較每一定鬧字節與相應的時間字節，如果匹配枵三個字節都是不關心碼，則產生一次定鬧中斷。