ESD防護應用：GGNMOS和GCNMOS對比分析

NMOS主要有兩種ESD防護應用：一種是之前講的GGNMOS，另一種是GCNMOS（Gate Coupling NMOS）?，F階段也已經出現了（Bulk Coupling NMOS），接下來這兩種ESD防護器件都會進行講解。

GCNMOS的工作原理與GGNMOS不同，GGNMOS是利用體寄生三極管的開啟進行ESD靜電流的泄放通路，而GCNMOS則利用了NMOS器件的溝道作為泄放通道。GCNMOS開啟NMOS管的途徑有兩種：一種是利用靜電頻率作為觸發條件，一種是利用靜電壓作為觸發條件，如圖所示。

圖一.電壓觸發GCNMOS。

圖二.頻率觸發GCNMOS。

針對component的ESD設計是關注芯片在非正常工作狀態下的防護能力。所以片上ESD設計是防止ESD器件對正常工作產生干擾的同時確保在靜電來臨時能產生ESD靜電泄放通道，基于這個核心思想產生了兩者耦合方式。

電壓觸發：

正常工作情況下VDD—VSS的壓差小于齊納或二極管串的導通電壓，此時NMOS的柵壓為低壓，NMOS關斷。而當VDD上有ESD電流產生后，這部分電流會集聚在二極管串的陽極或齊納管的陰極，直到電壓足夠導通器件?？梢园袳SD電流類比為水流，ESD電流始終要完成泄流，在泄流前會一直聚集產生電壓，直到內部器件擊穿產生通路或者ESD防護器件開啟產生通路。利用這一特性調整齊納管或二極管串的導通電壓Von，使得VDD

頻率觸發：

通過RC電路的頻率特性，將高頻的ESD電流與普通上電的波形進行區分。ESD的波形如圖所示，

圖三.HBM波形。

HBM的波形中0~10nm內會存在一個上升沿，到達峰值后，在150ns的時間內衰減至峰值的20%左右，整個ESD脈沖的持續時間大概為1us。為了便于理解及方便系統化設計，將HBM的時域波形轉化為頻域波形，如圖四所示。

圖四.HBM波形的頻域。

（這里只是為了便于下文敘述舉個例子，真正的變換遠比這復雜得多）。HBM波形中能量主要集中在前20ns內，在這個頻域范圍內變換的正弦波也是我們需要重點關注的，設這個頻率范圍為ωESD。頻率觸發的GCNMOS的工作原理是利用RC電路的頻率響應特性對ESD波形產生響應。當VDD軌上產生靜電波形后，RC部分的等效電路如圖五。

圖五.ESD-RC等效電路。

電容的阻抗為1/jωC,則HBM的主要能量集中在高頻部分，其等效阻抗較小，電壓降主要集中在電阻上，A點電位為高，當電壓大于NMOS的閾值電壓后，溝道開啟，出現從VDD到GND的靜電流泄放通道。而當ESD主頻結束后，RC的固有響應也會使得NMOS持續開啟一段時間，確保NMOS在整個ESD事件中維持開啟狀態。而當正常上電時，等效電路如圖六。

圖六.POWER-ON-RC等效電路。

一般電路的上電速度遠低于ESD放電頻率，此時電容阻抗較大，電壓集中在電容上，A點電位為低，NMOS關斷，不會對正常工作產生影響。??目前的設計也有如圖二（b）中所示將電容電阻位置對調的，其基本原理與CR相同，不過需要在電路中加一個反相器，而這個反相器不僅能改變電位，同時還能通過改變其結構，提高后一級NMOS的柵壓，縮減R和C的面積。

舉個例子：

圖七. SRAM ESD power clamp電路圖

圖八. SRAM?ESD?power clamp仿真結果。

這是一種通過SRAM結果實現CR電壓修調的例子，其電路圖和仿真結果如圖7，8所示?？梢钥闯鲆驗镾RAM結果的存在，VM2不需要一直維持很高，CR的時間常數τ很低，說明C與R的面積也不需要很大。

目前的GCNMOS電路中也會添加一個shut-down control電路，實現芯片上電后斷路或短路GCNMOS的作用。這也是和component ESD的設計思路相關，component ESD的防護場景也只是針對芯片在非使用下的靜電。而沒有shut-down control可能存在芯片上電后面對system ESD時GCNMOS開啟的誤觸發情況。

GCNMOS相較于GGNMOS的優點是可以有效減低寄生參數的影響，廣泛應用于高速場合，但是其面積需求也大，并且不能應用于高壓，負壓等復雜場合。同時關于GCNMOS的布局布線也有相對應的要求，其實ESD電路的關鍵點還是在版圖上（有機會了再展開講講）。

這期也只是講解了GCNMOS的基本原理，現階段GCNMOS已經開始利用柵體雙耦合的效應以實現面積最大利用率，甚至出現了多米諾鏈式ESD防護結構（有機會了可以講講(?ω?)）。

上期講了最基本的GCNMOS的工作原理，這期作為一個補充，拓展一下現階段一些先進的GCNMOS設計和GCNMOS在設計中需要注意的地方。

上期講解的主要是柵觸發GCNMOS，還可以通過體觸發實現ESD防護。這類NMOS被稱為STNMOS（Sub-strate triggering NMOS），如圖一所示。

圖一.STNMOS示意圖。

這類NMOS是將部分電流注入到Protection NMOS的襯底中，協助開啟Protection NMOS中的寄生NPN三極管（前面的章節已經講過NMOS中存在的NPN三極管）。體觸發便是將維持電流Ih注入寄生三極管的基級，這樣不需要Drain與substrate間形成雪崩擊穿便可將三極管導通，同樣能降低trigger voltage 同時因為其還是利用三極管形成泄放通道，STNMOS的TLP曲線還是會表現出微弱的snap-back特性。又因為不需要從溝道泄放ESD電流，STNMOS本身的魯棒性要強于GCNMOS。

相對于Protection NMOS而言，Substrate Triggering NMOS的尺寸要小很多，這樣確保了兩者的開啟先后順序。兩者的一次擊穿電壓相同，但是Substrate?Triggering?NMOS的trigger voltage要小于Protection NMOS的trigger?voltage，確保先于Protection NMOS開啟。然后進入holding狀態將維持電流Ih注入Protection NMOS的襯底中，促使其直接進入導通狀態。Substrate?Triggering?NMOS的TLP特性決定了Protection NMOS的TLP特性。

因為體寄生三極管與溝道并不沖突，將體觸發與溝道導通進行結合。便有了Gate substrate triggering NMOS，如圖二所示。

圖二.Gate-Substrate triggering?NMOS

這種ESD保護電路的原理便是同時利用了溝道與寄生三極管作為泄放通道。GCNMOS的維持電壓Vh開啟Protection NMOS的溝道，Substrate Triggering NMOS將維持電流Ih，注入襯底開啟三極管。這樣能大大提高Protection NMOS的導通效率。相當于一個NMOS與一個NPN同時進行ESD泄放。同時襯底的電位還能降低NMOS的閾值電壓，更利于開啟。

圖三.多指“軟”鎮流電阻GGNMOS。

該結構是利用了GGNMOS發生snap-back后的維持電壓vh作為下一級NMOS的溝道開啟電壓。當最外側的GGNMOS優先開啟后，維持電壓開啟后一極的NMOS溝道，以此類推形成鏈式ESD防護結構，而該結構中的電阻為鎮流電阻，能使得電流均勻分布（這里面的技術細節有機會再講 (*?▽?*)）。

圖四.多米諾ESD防護結構。

該結構也是鏈式ESD防護中的一種，利用source的壓差開啟下一級的GCNMOS。因為電路的趨膚效應，這種鏈式結構一定是最外側的NMOS先開啟，然后最外側NMOS產生電壓，由外及內鏈式開啟，就和多米洛骨牌一樣，被開啟后繼續開啟下一個。而source端的電阻起到了分壓的作用，將ESD電流轉換為電壓，形成GCNMOS。

雖然GCNMOS的電路結構比較簡單，但是針對不同的應用場合會有不同的lay out方式，而且針對ESD防護的布軌問題也要針對不同應用場景進行單獨設計。

審核編輯：黃飛