PCB設計基礎知識 輕松開啟PCB設計之門

布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過 Layout得以實現并驗證，由此可見，布線在高速PCB設計中是至關重要的。

一、PCB Layout中的走線策略

布線（Layout）是PCB設計工程師最基本的工作技能之一。走線的好壞將直接影響到整個系統的性能，大多數高速的設計理論也要最終經過 Layout得以實現并驗證，由此可見，布線在高速PCB設計中是至關重要的。下面將針對實際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優化的走線策略。主要從直角走線，差分走線，蛇形線等三個方面來闡述。

1． 直角走線

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標準之一，那么直角走線究竟會對信號傳輸產生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發生變化，造成阻抗的不連續。其實不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。

直角走線的對信號的影響就是主要體現在三個方面：一是拐角可以等效為傳輸線上的容性負載，減緩上升時間；二是阻抗不連續會造成信號的反射；三是直角尖端產生的EMI。

很多人對直角走線都有這樣的理解，認為尖端容易發射或接收電磁波，產生EMI，這也成為許多人認為不能直角走線的理由之一。然而很多實際測試的結果 顯示，直角走線并不會比直線產生很明顯的EMI。也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個問題，直角走線的輻射已經小于儀器本 身的測量誤差。

總的說來，直角走線并不是想象中的那么可怕。至少在GHz以下的應用中，其產生的任何諸如電容，反射，EMI等效應在 TDR測試中幾乎體現不出來， 高速PCB設計工程師的重點還是應該放在布局，電源/地設計，走線設計，過孔等其他方面。當然，盡管直角走線帶來的影響不是很嚴重，但并不是說我們以后都 可以走直角線，注意細節是每個優秀工程師必備的基本素質，而且，隨著數字電路的飛速發展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的 RF設計領域，這些小小的直角都可能成為高速問題的重點對象。

2． 差分走線

差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計，什么另它這么倍受青睞呢？在PCB設計中又如何能保證其良好的性能呢？帶著這兩個問題，我們進行下一部分的討論。

何為差分信號？通俗地說，就是驅動端發送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優勢體現在以下三個方面：

a.抗干擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲干擾時，幾乎是同時被耦合到兩條線上，而接收端關心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c. 時序定位精確，由于差分信號的開關變化是位于兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤 差，同時也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

3． 蛇形線

蛇形線是Layout中經常使用的一類走線方式。其主要目的 就是為了調節延時，滿足系統時序設計要求。設計者首先要有這樣的認識：蛇形線會破壞信號質量，改變傳輸延時，布線時要盡量避免使用。但實際設計中，為了保 證信號有足夠的保持時間，或者減小同組信號之間的時間偏移，往往不得不故意進行繞線。

那么，蛇形線對信號傳輸有什么影響呢？走線時要注意些什么呢？其中最關鍵的兩個參數就是平行耦合長度（Lp）和耦合距離（S），如圖1-8-21所示。很明顯，信號在蛇形走線上傳輸時，相互平行的線段之間會發生耦合，呈差模形式，S越小，Lp越大，則耦合程度也越大。

二、PCB阻抗控制

隨著 PCB 信號切換速度不斷增長，當今的 PCB 設計廠商需要理解和控制 PCB 跡線的阻抗。相應于現代數字電路較短的信號傳輸時間和較高的時鐘速率，PCB 跡線不再是簡單的連接，而是傳輸線。

在實際情況中，需要在數字邊際速度高于1ns或模擬頻率超過300Mhz時控制跡線阻抗。PCB 跡線的關鍵參數之一是其特性阻抗（即波沿信號傳輸線路傳送時電壓與電流的比值）。印制電路板上導線的特性阻抗是電路板設計的一個重要指標，特別是在高頻電路的PCB設計中，必須考慮導線的特性阻抗和器件或信號所要求的特性阻抗是否一致，是否匹配。這就涉及到兩個概念：阻抗控制與阻抗匹配，本文重點討論阻抗控制和疊層設計的問題。

阻抗控制

阻抗控制（eImpedance Controling），線路板中的導體中會有各種信號的傳遞，為提高其傳輸速率而必須提高其頻率，線路本身若因蝕刻，疊層厚度，導線寬度等不同因素，將 會造成阻抗值得變化，使其信號失真。故在高速線路板上的導體，其阻抗值應控制在某一范圍之內，稱為“阻抗控制”。

PCB 跡線的阻抗將由其感應和電容性電感、電阻和電導系數確定。影響PCB走線的阻抗的因素主要有： 銅線的寬度、銅線的厚度、介質的介電常數、介質的厚度、焊盤的厚度、地線的路徑、走線周邊的走線等。PCB 阻抗的范圍是 25 至120 歐姆。

在實際情況下，PCB 傳輸線路通常由一個導線跡線、一個或多個參考層和絕緣材質組成。跡線和板層構成了控制阻抗。PCB 將常常采用多層結構，并且控制阻抗也可以采用各種方式來構建。但是，無論使用什么方式，阻抗值都將由其物理結構和絕緣材料的電子特性決定：

· 信號跡線的寬度和厚度

· 跡線兩側的內核或預填材質的高度

· 跡線和板層的配置

· 內核和預填材質的絕緣常數

PCB傳輸線主要有兩種形式：微帶線（Microstrip）與帶狀線（Stripline）。

微帶線（Microstrip）：

微帶線是一根帶狀導線，指只有一邊存在參考平面的傳輸線，頂部和側邊都曝置于空氣中（也可上敷涂覆層），位于絕緣常數 Er 線路板的表面之上，以電源或接地層為參考。如下圖所示：

注意：在實際的PCB制造中，板廠通常會在PCB板的表面涂覆一層綠油，因此在實際的阻抗計算中，通常對于表面微帶線采用下圖所示的模型進行計算：

帶狀線（Stripline）：

帶狀線是置于兩個參考平面之間的帶狀導線，如下圖所示，H1和H2代表的電介質的介電常數可以不同。

上述兩個例子只是微帶線和帶狀線的一個典型示范，具體的微帶線和帶狀線有很多種，如覆膜微帶線等，都是跟具體的PCB的疊層結構相關。

用于計算特性阻抗的等式需要復雜的數學計算，通常使用場求解方法，其中包括邊界元素分析在內，因此使用專門的阻抗計算軟件SI9000，我們所需做的就是控制特性阻抗的參數：

絕緣層的介電常數Er、走線寬度W1、W2（梯形）、走線厚度T和絕緣層厚度H。

對于W1、W2的說明：

此處的W=W1，W1=W2.

規則：W1=W-A

W—-設計線寬

A—–Etch loss （見上表）

走線上下寬度不一致的原因是：PCB板制造過程中是從上到下而腐蝕，因此腐蝕出來的線呈梯形。

三、高速DSP系統PCB板的可靠性設計

針對在高速DSP系統中PCB板可靠性設計應注意的若干問題。

電源設計

高速DSP系統PCB板設計首先需要考慮的是電源設計問題。在電源設計中，通常采用以下方法來解決信號完整性問題。

考慮電源和地的去耦

隨著DSP工作頻率的提高，DSP和其他IC元器件趨向小型化、封裝密集化，通常電路設計時考慮采用多層板，建議電源和地都可以用專門的一層，且對于多 種電源，例如DSP的I/O電源電壓和內核電源電壓不同，可以用兩個不同的電源層，若考慮多層板的加工費用高，可以把接線較多或者相對關鍵的電源用專門的 一層，其他電源可以和信號線一樣布線，但要注意線的寬度要足夠。

無論電路板是否有專門的地層和電源層，都必須在電源和地之間加一定的并且分布合理的電容。為了節省空間，減少通孔數，建議多使用貼片電容?？砂奄N片電容放在PCB板背面即焊接面，貼片電容到通孔用寬線連接并通過通孔與電源、地層相連。

考慮電源分布的布線規則

分開模擬和數字電源層

高速高精度模擬元件對數字信號很敏感。例如，放大器會放大開關噪聲，使之接近脈沖信號，所以在板上模擬和數字部分，電源層一般是要求分開的。

隔離敏感信號

有些敏感信號（如高頻時鐘） 對噪聲干擾特別敏感，對它們要采取高等級隔離措施。高頻時鐘（20MHz以上的時鐘，或翻轉時間小于5ns的時鐘）必須有地線護送，時鐘線寬至少 10mil，護送地線線寬至少20mil，高頻信號線的保護地線兩端必須由過孔與地層良好接觸，而且每5cm 打過孔與地層連接；時鐘發送側必須串接一個22Ω～220Ω的阻尼電阻?？杀苊庥蛇@些線帶來的信號噪聲所產生的干擾。

軟、硬件抗干擾設計

一般高速DSP應用系統PCB板都是由用戶根據系統的具體要求而設計的，由于設計能力、實驗室條件有限，如不采取完善、可靠的抗干擾措施，一旦遇到工作 環境不理想、有電磁干擾就會導致DSP程序流程紊亂，當DSP正常工作代碼不能恢復時，將出現跑飛程序或死機現象，甚至會損壞某些元器件。應注意采取相應 的抗干擾措施。

硬件抗干擾設計

硬件抗干擾效率高，在系統復雜度、成本、體積可容忍的情況下，優先選用硬件抗干擾設計。常用的硬件抗干擾技術可歸納為以下幾種：

（1） 硬件濾波：RC 濾波器可以大大削弱各類高頻干擾信號。如可以抑制“毛刺”干擾。

（2） 合理接地：合理設計接地系統，對于高速的數字和模擬電路系統來說，具有一個低阻抗、大面積的接地層是很重要的。地層既可以為高頻電流提供一個低阻抗的返回通路，而且使EMI、RFI變得更小，同時還對外部干擾具有屏蔽作用。PCB 設計時把模擬地和數字地分開。

（3） 屏蔽措施：交流電源、高頻電源、強電設備、電弧產生的電火花，會產生電磁波，成為電磁干擾的噪聲源，可用金屬殼體把上述器件包圍起來，再接地，這對屏蔽通過電磁感應引起的干擾非常有效。

（4） 光電隔離：光電隔離器可以有效地避免不同電路板間的相互干擾，高速的光電隔離器常用于DSP和其他設備（如傳感器、開關等） 的接口。

軟件抗干擾設計

軟件抗干擾有硬件抗干擾所無法取代的優勢，在DSP 應用系統中還應充分挖掘軟件的抗干擾能力，從而將干擾的影響抑制到最小。下面給出幾種有效的軟件抗干擾方法。

（1） 數字濾波：模擬輸入信號的噪聲可以通過數字濾波加以消除。常用的數字濾波技術有：中值濾波、算術平均值濾波等。

（2） 設置陷阱：在未用的程序區內設置一段引導程序，當程序受干擾跳到此區域時，引導程序將強行捕獲到的程序引導到指定的地址，在那里用專門程序對出錯程序進行處理。

（3） 指令冗余：在雙字節指令和三字節指令后插入兩三個字節的空操作指令NOP，可以防止當DSP系統受干擾程序跑飛時，將程序自動納入正軌。

（4） 設置看門狗定時：如失控的程序進入“死循環”，通常采用“看門狗”技術使程序脫離“死循環”。其原理是利用一個定時器，它按設定周期產生一個脈沖，如果不 想產生此脈沖，DSP就應在小于設定周期的時間內將定時器清零；但當DSP程序跑飛時，就不會按規定把定時器清零，于是定時器產生的脈沖作為DSP復位信 號，將DSP重新復位和初始化。

電磁兼容性設計

電磁兼容性是指電子設備在復雜電磁環境中仍可以正常工作的能力。電磁兼容性設計的目的是使電子設備既能抑制各種外來干擾，又能減少電子設備對其他電子設備的電磁干擾。 在實際的PCB板中相鄰信號間或多或少存在著電磁干擾現象即串擾。串擾的大小與回路間的分布電容和分布電感有關。解決這種信號間的相互電磁干擾可采取以下措施：

選擇合理的導線寬度

由于瞬變電流在印制線條上產生的沖擊干擾主要是印制導線的電感成分引起的，而其電感量與印制導線長度成正比，與寬度成反比。所以采用短而寬的導線對抑制干擾是有利的。時鐘引線、總線驅動器的信號線常有大的瞬 變電流，其印制導線要盡可能短。對于分立元件電路，印制導線寬度在1.5mm左右即可滿足要求；對于集成電路，印制導線寬度在0. 2mm～1. 0mm之間選擇。

采用井字形網狀布線結構。

具體做法是在PCB印制板的一層橫向布線，緊挨著的一層縱向布線。

散熱設計

為有利于散熱，印制板最好是自立安裝，板間距應大于2cm，同時注意元器件在印制板上的布排規則。在水平方向，大功率器件盡量靠近印制板邊沿布置，從而縮短傳熱途徑；在垂直方向大功率器件盡量靠近印制板上方布置，從而減少其對別的元器件溫度的影響。對溫度較敏感的元器件盡量布放在溫度比較低的區域，而不能放在發熱量大的器件的正上方。

四、印制電路板的地線設計

目前電子器材用于各類電子設備和系統仍然以印制電路板為主要裝配方式。實踐證明，即使電路原理圖設計正確，印制電路板設計不當，也會對電子設備的可靠性 產生不利影響。例如，如果印制板兩條細平行線靠得很近，則會形成信號波形的延遲，在傳輸線的終端形成反射噪聲。因此，在設計印制電路板的時候，應注意采用 正確的方法。

在電子設備中，接地是控制干擾的重要方法。如能將接地和屏蔽正確結合起來使用，可解決大部分干擾問題。電子設備中地線結構大致有系統地、機殼地（屏蔽地）、數字地（邏輯地）和模擬地等。在地線設計中應注意以下幾點：

1、正確選擇單點接地與多點接地

在低頻電路中，信號的工作頻率小于1MHz，它的布線和器件間的電感影響較小，而接地電路形成的環流對干擾影響較大，因而應采用一點接地。當信號工作頻 率大于10MHz時，地線阻抗變得很大，此時應盡量降低地線阻抗，應采用就近多點接地。當工作頻率在1～10MHz時，如果采用一點接地，其地線長度不應 超過波長的1/20，否則應采用多點接地法。

2、將數字電路與模擬電路分開

電路板上既有高速邏輯電路，又有線性電路，應使它們盡量分開，而兩者的地線不要相混，分別與電源端地線相連。要盡量加大線性電路的接地面積。

3、盡量加粗接地線

若接地線很細，接地電位則隨電流的變化而變化，致使電子設備的定時信號電平不穩，抗噪聲性能變壞。因此應將接地線盡量加粗，使它能通過三位于印制電路板的允許電流。如有可能，接地線的寬度應大于3mm。

4、將接地線構成閉環路

設計只由數字電路組成的印制電路板的地線系統時，將接地線做成閉環路可以明顯的提高抗噪聲能力。其原因在于：印制電路板上有很多集成電路元件，尤其遇有 耗電多的元件時，因受接地線粗細的限制，會在地結上產生較大的電位差，引起抗噪聲能力下降，若將接地結構成環路，則會縮小電位差值，提高電子設備的抗噪聲 能力。

五、PCB設計永不改變的黃金法則

法則一：選擇正確的網格 - 設置并始終使用能夠匹配最多元件的網格間距。雖然多重網格看似效用顯著，但工程師若在PCB布局設計初期能夠多思考一些，便能夠避免間隔設置時遇到難題并可最大限度地應用電路板。由于許多器件都采用多種封裝尺寸，工程師應使用最利于自身設計的產品。此外，多邊形對于電路板敷銅至關重要，多重網格電路板在進行多邊形敷銅時一般會產生多邊形填充偏差，雖然不如基于單個網格那么標準，但卻可提供超越所需的電路板使用壽命。

法則二：保持路徑最短最直接。這一點聽起來簡單尋常，但應在每個階段，即便意味著要改動電路板布局以優化布線長度，都應時刻牢記。這一點還尤其適用于系統性能總是部分受限于阻抗及寄生效應的模擬及高速數字電路。

法則三：盡 可能利用電源層管理電源線和地線的分布。電源層敷銅對大多數PCB設計軟件來說是較快也較簡單的一種選擇。通過將大量導線進行共用連接，可保證提供最高效 率且具最小阻抗或壓降的電流，同時提供充足的接地回流路徑?？赡艿脑?，還可在電路板同一區域內運行多條供電線路，確認接地層是否覆蓋了PCB某一層的大部 分層面，這樣有利于相鄰層上運行線路之間的相互作用。

法則四：將相關元件與所需的測試點一起進行分組。例如：將OpAmp運算放大器所需的分立元件放置在離器件較近的部位以便旁路電容及電阻能夠與其同地協作，從而幫助優化法則二中提及的布線長度，同時還使測試及故障檢測變得更加簡便。

法則五：將所需的電路板在另一個更大的電路板上重復復制多次進行PCB拼版。選擇最適合制造商所使用設備的尺寸有利于降低原型設計及制造成本。首先在面板上進行電路 板布局，聯系電路板制造商獲取他們每個面板的首選尺寸規格，然后修改你的設計規格，并盡力在這些面板尺寸內多次重復進行你的設計。

法則六：整合元件值。作為設計師，你會選擇一些元件值或高或低，但效能一樣的分立元件。通過在較小的標準值范圍內進行整合，可簡化物料清單，并可能降低成本。如果你擁有基于首選器件值的一系列PCB產品，那么從更長遠角度來說，也更利于你做出正確的庫存管理決策。

法則七：盡可能多地執行設計規則檢查（DRC）。盡管在PCB軟件上運行DRC功能只需花費很短時間，但在更復雜的設計環境中，只要你在設計過程中始終執行檢查便可節省大量時間，這是一個值得保持的好習慣。每個布線決定都很關鍵，通過執行DRC可隨時提示你那些最重要的布線。

法則八：靈活使用絲網印刷。絲網印刷可用于標注各種有用信息，以便電路板制造者、服務或測試工程師、安裝人員或設備調試人員將來使用。不僅標示清晰的功能和測試點標簽，還要盡可能標示元件和連接器的方向，即使是將這些注釋印刷在電路板使用的元件下表面（在電路板組裝后）。在電路板上下表面充分應用絲網印刷技術能夠減少重復工作并精簡生產過程。

法則九：必選去耦電容。不要試圖通過避免解耦電源線并依據元件數據表中的極限值優化你的設計。電容器價格低廉且堅固耐用，你可以盡可能多地花時間將電容器裝配好，同時遵循法則六，使用標準值范圍以保持庫存整齊。

法則十：生 成PCB制造參數并在報送生產之前核實。雖然大多數電路板制造商很樂意直接下載并幫你核實，但你自己最好還是先輸出Gerber文件，并用免費閱覽器檢查 是否和預想的一樣，以避免造成誤解。通過親自核實，你甚至還會發現一些疏忽大意的錯誤，并因此避免按照錯誤的參數完成生產造成損失。