Lattice ECP3/ECP5器件中的SerDes/PCS簡要介紹

FPGA發展到今天，SerDes (Serializer - Deserializer) 基本上是標配了。從PCI到PCI Express，從ATA到SATA，從并行ADC接口到JESD204，從RIO到Serial RIO，……等等，都是在借助SerDes來提高性能。SerDes是非常復雜的數?；旌显O計，用戶手冊的內容只是描述了森林里面的一棵小樹，并不能夠解釋SerDes是怎么工作的。而本文也主要是基于Lattice ECP3和ECP5 的SerDes UG，來簡單地介紹一下Lattice ECP3&ECP5 SerDes的一些基本特性。

廢話不多說，進入正題。

Lattice的ECP3/ECP5系列FPGA內部集成了SerDes/PCS的硬核（Hard Core），其速率最高可達3.2Gbps，而ECP5-5G系列的SerDes最高可達5Gbps。Lattice的SerDes是基于CML信號的，借助 PCS（物理編碼子層，Physical Coding Sublayer）可以支持PCI Express、JESD204A/B、SD-SDI、HD-SDI、3G-SDI、GbE、CPRI、Gigabit Ethernet （1GbE and SGMII）和XAUI等多種串行通信協議，具體如下圖所示。

就PCIe（PCI Express）而言，ECP3/ECP5可支持1.0/1.1版本（2.5Gbps），而ECP5-5G還可支持2.0版本（5Gbps）。借助Lattice提供的PCIe相關的IP（Endpoint&Root），可以快速的完成基于FPGA的PCIe設備的開發。

Lattice ECP3，ECP5（ECP5-5G）的SerDes/PCS結構基本相同，區別主要在于ECP5將兩個SerDes/PCS通道合并到一個叫做DCU的模塊中去。ECP5的每一個DCU均包含一個AUX通道（以及TxPLL），而ECP3每四個SerDes/PCS通道才包含一個AUX通道。ECP3和ECP5的結構圖分別如下圖所示：

其中，ECP5的SerDes/PCS的單個通道的詳細結構圖如下圖所示：

ECP5的SerDes時鐘結構圖如下：

注：本文只是對Lattice ECP3/ECP5器件中的SerDes/PCS進行了簡要的介紹，具體還請閱讀參考閱讀中的相關UG。