回顧接口技術發展歷史

隨著物聯網（IoT）的快速發展，未來將會存在海量的數據?！按髷祿睍r代，對數據的處理提出更高的需求。高性能處理器及集群能完成數據的實時處理。而在處理器與外設或處理器之間傳輸的大量數據，對接口(Interface)技術也提出了更高的要求。就像一個人雖然有著聰明的頭腦，但神經卻比較“長”，就看起來就會很“呆笨”。目前主流并行接口技術就面臨著這樣的局面，越來越成為了瓶頸。

回顧接口技術發展歷史，其實數據的傳輸最開始是低速的串行接口（Serial Interface，簡稱串口），為了提高數據的總帶寬，首先想到的是增加數據傳輸位寬，再進一步提升速率。也就是并行接口（Parallel Interface，簡稱并口）的方式，并逐漸取代傳統低速串口成為主流。但隨著并口的發展，其限制也也越來越明顯。而高速串行（High Speed Serial，HSS）接口技術具有的優勢使其有取代目前并口的趨勢。表現為接口總帶寬的顯著提升。其歷史就像圖1所示，從山間小道升級為鄉村公路，再到高速公路(網)，能夠提供更高的通行量。

圖1

目前并口發展遇到的限制主要為，一方面芯片封裝面臨著IO數量緊張的問題，另一方面是，并口的數據速率提升過程中面臨的串擾（Crosstalk）和噪聲（SSN）問題，使得數據的同步變得很困難。這個問題可以理解為，就像閱兵方陣，正步走起來英姿颯爽，這都需要很長時間的訓練。如果要求齊步跑起來，也要橫豎成線（數據對齊同步），可真是難倒人啦。

圖2

串口和并口的交替發展演進，真可謂“三十年河東，三十年河西”，技術并沒有對錯，“時勢造英雄”。

串口的典型代表就是在消費電子和其他各領域中普遍使用的通用串行總線（Universal Serial Bus，USB）；并口也有很多，比如DDR DRAM內存接口，也就是人們常說的DDR。

對于串口和并口那個速度快的問題，這就要看怎么描述這個問題了。

從線速率（linerate）來看，比如DDR3-1600的最大線速率為1600Mbps（也就是1.6Gbps）。那再看看目前主流的SerDes的線速率能達到多少那，Xilinx的16nm Ultrascale+FPGA提供的SerDes能夠達到32Gbps的速度。而最近Credo演示的雙模SerDes芯片，有112Gbps PAM4/56Gbps NRZ的性能表現。所以通常理解的高速串口比并口快，主要是從線速率的角度比較。

當然從總數據帶寬的角度看，比如64bit DDR3-1600的最大數據帶寬也超過了100Gbps（64*1.6Gbps）。也能提供不俗的總帶寬表現。其實SerDes也可以多通道并行使用，比如像PCIe協議的x4、x8、x16模式。盡管也存在多通道的對齊問題。但呈現的總帶寬相對來說會更大些。高速串口技術的發展未來仍是提升單通道速度和多通道并行使用相結合。所以，串并口的概念可能會進一步模糊。整體結果是提供不斷改進升級的數據總帶寬。

還需要了解下不同芯片間通過同步接口通信的3種基本時序模型。如圖3中(a/b/c)，分別是系統同步，源同步和自同步的方式，圖中省略了板級和芯片內部的布線延遲。最初接口速率較低時，使用系統同步的方式就能滿足要求，隨著接口速度的提升，嚴格的時序要求會使用數據和時鐘同步發送的方式，比如像DDR的數據要同步dqs時鐘線那樣。

圖3

自同步其實就是目前SerDes中采用的方式，接口傳送的數據中包含了時鐘的信息，通過接收端（Rx）的時鐘數據恢復（Clock Data Recovery，CDR）電路完成對接收數據的時鐘抽取和數據再采樣。最終恢復出正確的數據。

對于高速串行鏈路（High Speed Serial Link）使用的SerDes技術，其中SerDes是串化器（Serializer）和解串器（Deserializer）的簡寫，也基本說明了SerDes的原理。就是要完成并串和串并轉換。SerDes是典型的數?；旌舷到y，需要比較多的背景知識，數字電路和模擬電路、信號與系統、通信原理、微波和射頻電路、電磁場、信號和電源完整性等，綜合要求比較高，算是目前點到點（point-to-point）有線（wireline）通信的技術熱點。

SerDes接口簡單示意圖如圖4，并給出了不同位置的數據速率的例子。圖(a)中時鐘速率為125MHz的8bit并行數據（一個時鐘周期8ns，共8bit數據），經過串化，轉化為1Gbps的1bit串行數據（一個UI為1ns，包含1bit數據），經過發送器和通道到接收器，經過接收器處理后仍為1Gbps，解串后恢復為125MHz時鐘速率的8bit并行數據。這個過程可以形象理解為圖(b)的低速的拉瓦爾噴管，氣流從截面逐漸減小的椎體到截面逐漸增大的椎體，“截面大處流速小，截面小處流速大”。

圖4

圖4(a)為SerDes只是“單工”形式，可以看到，通過串化可以將IO數量從8個減少到2個（信號傳輸多數采用差分形式）?？梢杂行Ь徑庑酒琁O數目緊張的問題，同時減小PCB走線的復雜性。從經濟性的角度，更小的封裝和更少的PCB走線，線纜和連接器等，會整體降低系統成本。高速串口技術相對于并口的主要優劣勢總結如圖5中表格。

圖5

從圖4(a)也可初窺SerDes的技術，主要體現在幾個方面。

第一，高頻低抖動時鐘的生成。比如對于10Gpbs數據率，內部需要產生至少10GHz的時鐘（Single Date Rate,SDR）或5GHz的時鐘（Double Date Rate, DDR）。隨著SerDes的發展，內部PLL的時鐘頻率的不斷提高，Ring PLL和LC tank PLL都是不可缺少的，時鐘的抖動和各種各樣的Jitter等對誤碼率（BER）的影響都需要充分分析。高性能時鐘是整個SerDes系統設計的一個技術重點。

第二，信號完整性考慮。在傳輸線內容中我們初步了解到傳輸線的非理性特性，隨著信號的數據率提高和通道長度的增加，發送器（Tx）發送的數據經過信道（channel）后衰減和碼間干擾（ISI）的存在使得接收器（Rx）端的信號已經沒了模樣。為了把數據正確恢復出來，需要通過均衡器（Equalizer）均衡信道的衰減和數據的碼間干擾。比如常見的有Tx的前饋均衡（FFE），Rx端的連續時間線性均衡（CTLE）和判決前饋均衡（DFE）等手段。

第三，自適應算法。Rx端的均衡通常需要滿足不同材質和長度信道的特性，并對信號不同頻率成分的衰減進行補償。CTLE和DFE通常都會使用自適應算法（Self-Adaptive Algorithm）實時動態調整來應對信道的特性變化。如果不了解算法實現，就不能準確的理解DFE的本質。

關于自適應算法有很多的教材，比如Simon Haykin著的《自適應濾波器原理》，最近翻看，真的是頭大。哎，后悔當初數學沒有好好學，現在還在慢慢啃。只能說很難理解。

圖6

第四，CDR環路。Rx端的另一個難點是CDR環路，CDR的實現有不同的實現方式。CDR的環路通常會包含了大量數字實現，準確的理解也很關鍵，對這部分的理解還在學習中，有機會再和大家分享。

第五，時序約束限制。當數據率升高時，對于DFE的判決反饋回路的時序設計提出了更高的要求。比如說對于50Gbps的SerDes，一個UI的時間為20ps，幾乎和邏輯門的延遲相當，這就要求DFE的反饋回路的邏輯設計必須盡可能的簡單。單獨時鐘速率會遇到困難，而采用PAM-4或PAM-8等信號方式就會顯得很有前景。

SerDes是一個復雜數?；旌舷到y，內部還包含了大量數字實現內容。8B/10B等編解碼實現，PRBS生成和檢查，環回測試、自適應算法實現，系統狀態控制數字實現等等。

目前SerDes的應用，主要有Chip-to-Chip，Board-to-Board, Box-to-Box等形式，如圖7(a/b/c)示意圖。并在大型數據中心，通信骨干網絡，消費電子等場景下都有應用。

圖7

不同的應用場合也催生了不同的協議標準。如PCI Express，Serial ATA，Ethernet，Serial RapidIO和Aurora等。不同協議標準有著不同的速率，并且在不斷的演進中。圖8列出了幾種協議的數據率，目前單通道的線速率主要是集中在Gbps以上。

圖8

從協議的角度看，不同的協議通常會有不同的分層定義。我們關注的SerDes硬件實現大多集中在物理層。當然對協議更高層的了解能夠幫助更好的理解底層硬件實現。

另附文中縮寫術語全稱：

NRZ Non-Return to Zero

PAM-4 Pluse Amplitude Modulation - 4 level

SerDes Serializer/Deseiralizer

Gbps Gigabit per second

CTLE Continuous Time Linear Equalization

DFE Desicion Feedback Equalization

FFE Feed Forward Equalization

ISI Inter-Symbol Interference

PRBS Pseudo-Random Binary Sequence