介紹一下芯片的VIA pillar

Via pillar，又可以叫Via ladder。貌似Cadence家喜歡叫pillar，synopsis喜歡叫ladder，我也不知道它們為啥不能統一一下名稱。這應該是這兩年新出的概念，主要應用在5nm及以下先進工藝制程中。我就以我個人的理解稍微介紹一下這種技術。

Pillar，柱子，ladder，梯子。它指的是這樣一種結構：當需要把金屬從低層連到高層時，比如M1到M5，每一層都多添加一些shape，這些shape分別與上下層彼此通過VIA相連，最終連到M5再合并為一個shape出來，中間的M2到M4就像一個個井字或者田字，就像我們玩的抽木塊的游戲一樣。

更具體一點，比方說一個clock cell M1出Z pin，我現在給他上了NDR，希望他能在M5層繞線。傳統的方法就是直接一摞via直接疊上去，電流路線只有一個。

現在用了via ladder，我可以pin上打三個via，然后M2接3個shape；然后M2上每個shape打兩個via，M3接兩個shape，每個shape都接到M2的三個shape上。

這2個還是3個還是更多都是可以指定的。如此一來，每層金屬不再是單一的一個via，而是相當于增加了多個shape，有多條電流通路，給人的感覺就像整個結構的支撐更多了。

那么，這樣的設計意義何在？可能大家也能猜到了，最重要的意義就是減小了電路的電阻，并且分擔了電流，能有效改善EM（電遷移）的問題。相對于傳統的方法：加redundant via來說，加via ladder的改善效率無疑更高一些。

另外，加redundant via還有諸多限制，好像在用到DPT時就比較難加，也不是想加就能加的。Via pillar除了有改善EM的好處外，還可以想到對timing肯定也會更好，對IR drop也會更好，對DFM（可制造性）更好，等等。

那么，既然有如此多好處，我們為什么不在不那么先進的工藝就用到呢？答案是沒必要。老的工藝線寬沒有到10nm以下，電阻率本身也不高，EM的I limit也會相對大，打幾層via疊在一起其實也并沒有影響太多，而使用via ladder卻有一個致命的缺點：占用繞線資源。

相對來講，繞線資源可是寶貴許多呀！所以一直到現在的先進工藝制程，才開始用到via ladder這種技術。

Via ladder的缺點也挺明顯的，它會占用許多繞線資源。它不僅僅是各個金屬層都少了一點那么簡單，要知道，在用傳統的via單堆疊的方式時，他可以不完全直上直下地堆疊，在層間可以靈活地稍微偏離一點，來給其他net讓位置。

但是對于via ladder來說，它的結構就相對穩定，tool也不好更改，感覺就如同在那個區域加上了routing blockage一樣。所以，via ladder的使用還是要相對謹慎的，一般會用在clock cell上，一般其他的cell用的不多。