高速信號知識科普

網絡搜索“什么是高速信號”或“低速信號與高速信號的區別”，出現一堆解釋，例如：

(a)信號是否為高速信號，取決于兩個因素：信號頻率和信號傳輸路徑長度（信號線長度）。

(b)通常認為如果數字邏輯電路的頻率達到或者超過45MHz~50MHz，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說1/3），就稱為高速電路。

(c)如果是站在傳輸延時的角度考慮的話，上升時間<1/6的傳輸延時，就是高頻信號！

甚至，這條都是錯誤的結論...人云亦云，并未抓住為何要區分高速信號或高速電路的問題根源，即系統能夠接受多大的反射噪聲。

其實，如果以常見的“信號上升時間的1/6”將信號衡量為高速信號的話，總結下來有以下三種不同的表達形式，如下：

1)當傳輸線延時大于信號上升時間的1/6時，

2)當傳輸線長度大于傳輸有效長度的1/6時，

3)當傳輸線長度大于信號有效波長的1/6時，認為是高速信號，需要進行信號完整性設計；否則認為是低速信號。

直覺來看，這三種衡量標準之間應存在某種聯系，下文是推導過程。

1. 信號在空氣中的傳播速度

電信號（電磁波，電磁場）在空氣中的傳播速度等于光速，即3*10^8 m/s = 186 280 mile/s = 12 inch/ns；電磁波在其他物質中的傳播速度等于光速除以該物質相對介電常數(dielectric constant)的平方根，即

2. 信號傳輸延遲時間 / 信號延時 / 傳輸延時

常用的PCB板材FR4的相對介電常數約為4，因而電信號在FR4基材中的傳輸速度為常量，如下：

那么，每單位長度的傳輸延時為

所以，電信號傳輸延遲時間就是傳輸線長度除以傳輸速度，即

上式表明，傳輸延時 Td 由傳輸線長度 L 決定，二者成正比關系（因為電信號在PCB中的傳輸速度為常量）。

說明：上述 公式 (0.2) 描述的電信號的傳輸速度，指PCB內層走線（即帶狀線stripline）的傳輸速度，內層走線周圍的相對介電常數是均勻的；而PCB外層走線（即微帶線microstrip）周圍的介質，一半是空氣，一半是PCB板材，微帶線所處的介質的有效介電常數比PCB板材的相對介電常數小，因而傳輸速度更快，同時傳輸延時更小。所以，在做PCB走線等長時，最終目標是延時相等；若分別使PCB外層和內層做走線等長，則需更近一步地將微帶線和帶狀線的傳輸延時不同考慮進去。

3. 時鐘頻率與上升時間的關系

由于時鐘頻率越高（信號周期越?。?，留給信號切換的時間（即信號的上升時間）必然變小，通常定義上升時間為從低電平上升到高電平的10%-90%這段時間。

多數高速數字系統中，分配的上升時間約為時鐘周期的1/10，二者關系如下：

所以，對于固定的器件來說，信號上升時間是器件的固有參數 ，比如MOS管的上升時間和下降時間等都會在Datasheet中給出。

4. 臨界長度 / 關鍵長度

信號反射量的大小用反射系數來衡量，定義為 ，信號傳輸方向是從 阻抗到 阻抗。

從反射系數的定義可以得出以下三個結論：

①阻抗變化越大，反射系數的絕對值越大；

②信號從小阻抗傳輸到大阻抗時，反射系數為正；

③從大阻抗傳輸到小阻抗時，反射系數為負。

通常情況下，驅動端輸出阻抗較?。?0Ω左右），普通信號的標準傳輸線阻抗是50Ω，接收端的輸入阻抗較大。所以，如下圖所示，A點的反射系數為( 10 - 50 ) / ( 10 + 50 ) = (-2/3)，B點的反射系數接近于1。

以驅動端1.2V高電平為例，驅動端輸出阻抗為10Ω（輸出點定義為A點），傳輸線阻抗為50Ω，接收端（定義為B點）開路（即 無窮大），則反射系數為1，這意味著驅動端的信號將被100%反射；驅動端由低到高的信號跳變，A點的發射電平為1.2 * 50 / ( 10 + 50 ) = 1V，到達接收端B點后將全部返回。那么，B點的振鈴幅度會在2V左右；但是，何時小于2V，何時大于2V呢？

當信號在走線上的傳輸時間和返回時間之和2Td，小于信號的上升時間Tr，即 。將公式(0.4)( )代入到 中，可以解得：

這時，B點振鈴幅度最大值小于2V（可如此理解，當 時，驅動端電壓由低到高的信號跳變，高電平并未達到1.2V，A點發射電平將小于1V，所以B點發射幅度最大值將小于2V）。

當 (即 (0.7))時，B點振鈴幅度最大值可達2V，但不能保持。

當 (即 (0.8) )時，B點振鈴幅度最大值可達2V，且能保持（可如此理解，當 時，驅動端A點發射電平已經穩定在1V，所以B點的振鈴幅度能夠保持在2V）。

振鈴幅度越大，說明過沖（包括上沖和下沖）現象越嚴重。[見《信號完整性揭秘：于博士SI設計手記》4.15節]

所以，當信號在傳輸線上的延遲時間 Td （即信號傳輸延遲時間）等于信號上升時間 Tr 的1/2時， 對應的傳輸線長度稱為臨界長度或關鍵長度，即公式(0.7)；它是接收端振鈴幅度達到最大值的臨界點（此時的反射噪聲也是最大的）。走線長度小于關鍵長度的，可稱為“短走線”，可以不做傳輸線阻抗匹配；走線長度大于關鍵長度的，可稱為“長走線”，需要考慮傳輸線阻抗匹配。

有以下推論：

(1) 阻抗突變產生反射；反射在發射端和接收端反復進行，形成振鈴現象。

(2) 接收端振鈴幅度的大小，與傳輸線長度（或傳輸延時）以及信號上升時間有關，最終由傳輸線長度決定。

反射(reflection)和振鈴(ringing)都是信號完整性問題。那么如何減小反射或減小振鈴幅度的大小呢？首先，保證傳輸線阻抗均勻或阻抗穩定；其次，盡量縮短傳輸線長度。

5. 保證傳輸線阻抗均勻或阻抗穩定的方法（略）

說明：傳輸線阻抗均勻和傳輸線阻抗穩定，兩個概念的側重點不同。

阻抗均勻的根本，是要保證PCB中信號傳輸介質的相對介電常數均勻；比如FR4基板材料是環氧樹脂和玻璃纖維的混合物，環氧樹脂的相對介電常數約為3.0，玻璃纖維的相對介電常數約為6.0，根據二者比例不同，FR4基板材料的相對介電常數在3.5 - 4.5之間，多數情況下是4。若FR4混合物材料不均勻，將導致走線周圍介質阻抗不均勻，引起EMI。

傳輸線阻抗穩定，指信號“發射端 - 傳輸線 - 接收端”這條鏈路的阻抗要相等；若不相等，一般要做傳輸線阻抗匹配或者說走線端接，即加入源端串聯端接電阻或終端并聯端接阻容等。

6. 反射噪聲大小與傳輸線延時（或傳輸線長度,trace lengths）大小呈正比關系

如前文所述，當信號傳輸延遲時間 Td 小于信號上升時間 Tr 的1/2（即 ）時，接收端B點的振鈴幅度將小于2V（在驅動端高電平為1.2V，驅動端輸出阻抗為10R，傳輸線阻抗為50R條件下）。

實際仿真表明（參考《信號完整性揭秘：于博士SI設計手記》相關內容）：

當 (將公式(0.4)( )代入，有 (0.9) )時，反射噪聲約為25%；

當 (即 (0.10))時，反射噪聲約為12.5%；

當 (即 (0.11))時，反射噪聲約為5%。

所以，反射噪聲大小與傳輸線延時 Td 或傳輸線長度 L 呈正比關系。 即傳輸線的延時越大或線長越長，反射噪聲也越大；傳輸線延時越小或線長越短，反射噪聲越小，振鈴幅度越小。

由此引出基于傳輸線延時的高速信號衡量標準的第一種表述是：

認為當傳輸線延時 Td 大于信號上升時間 Tr 的1/4(或1/5或1/6)時，

即 時是高速信號，

或 時是高速信號，

或 時是高速信號，這些只是衡量標準的嚴格程度不同而已，關鍵在于系統可以容忍多大的反射噪聲。

因而，在PCB上兩個器件布局位置固定的情況下，為了走線等長而延時相等，應優先縮短長走線信號的布線長度，而不是通過蛇形走線延長短走線信號的長度。

實際應用時，先連接最長走線，再將短走線通過蛇形延長，與長走線等長，以獲取相等的信號延時和時序偏差最小化。

所以，若對基本原理不清楚，遇到時鐘頻率50MHz以上的電路，就蛇形走線滿板飛，結果可能是得不償失。

7. 基于傳輸有效長度的高速信號衡量標準

信號的上升時間（上升沿）Tr 對應的傳輸線長度，稱為 傳輸有效長度 ，即

將(0.12)式代入(0.11)( )式，有

由此得到高速信號衡量標準的第二種表述是：認為當傳輸線長度大于傳輸有效長度的1/4(或1/5或1/6)時，

即 時是高速信號，

或 時是高速信號，

或 時是高速信號。

8. 基于信號有效波長的高速信號衡量標準

由信號的上升時間 Tr 獲得的信號波長，稱為 信號有效波長 ，即

注意：此處并非速度除以信號實際頻率而得到的信號實際波長，而是由上升時間 Tr 得到的稱為 “信號有效波長” 。

將(0.14)式代入(0.11)( )式，有

由此得到高速信號衡量標準的第三種表述是：認為當傳輸線長度大于信號有效波長的1/4(或1/5或1/6)時，

即 時是高速信號，

或 時是高速信號，

或 時是高速信號。

另外，比較(0.12)和(0.14)式知，傳輸有效長度和信號有效波長，在數值和量綱上是相同的，只是表述側重點不同而已。

9. 總結

本文通過公式推導總結了常見的三種高速電路的衡量標準，即基于傳輸延時和上升時間的衡量標準、基于傳輸線長度和傳輸有效長度的衡量標準，以及基于傳輸線長度和信號有效波長的衡量標準。

通常意義上，“高速電路設計”的側重點在于如何得到電源完整性PI(Power Integrity)和信號完整性SI(Signal Integrity)，如何避免電磁干擾EMI(Electromagnetic Interference)，使電路板獲得較好的電磁兼容性EMC(Electromagnetic Compatibility)；其根本思路或目的在于，用各種方法（如控制PCB加工工藝使其相對介電常數均勻，或使用阻抗匹配方法降低反射噪聲）將系統反射噪聲控制在可容忍范圍內。

所以，于爭博士在其信號完整性網上說“什么是高速信號？沒有答案，我們也不需要答案?！?/strong>

一方面，由于時鐘頻率越來越高，信號周期越來越小，可分配給信號的上升時間也越來越短（多數高速數字系統中，分配的上升時間約為時鐘周期的1/10）；另一方面，更低功耗的要求使得數字信號的擺幅也越來越??；所以，此二者導致信號的上升時間越來越短，對噪聲更加敏感，系統越趨近于是高速電路。

一般情況下，當系統時鐘大于50MHz時（當然還要依據系統對噪聲的容忍程度），就要考慮進行PI / SI / EMC設計。當系統噪聲無法容忍，需要進行PI / SI / EMC設計時，“高頻信號”的概念基本等同于“高速信號”。

上述推導過程中用到的最基本物理量依然是速度、時間和距離，只是由于系統時鐘越來越高，信號電平越來越低，系統噪聲變得重要而無法忽視，電路設計的思維需從宏觀過渡到微觀，從集總參數電路過渡到分布參數電路（從電路器件尺寸和工作信號波長的角度分為集總參數電路和分布參數電路）。