硬件電路設計之DDR電路設計(2)

1 簡介

本文主要講述一下DDR從0到1設計的整個設計的全過程，內容涵蓋以下部分：

• SDRAM電路設計
• DDR4電路設計

下一篇文章內容：

• DDR4級聯
• DDR4 Layout注意事項
  

2 SDRAM電路設計

W9825G6KH-6是一種 動態隨機存取存儲器 ，存儲的容量為 256 Mbit ，支持最大時鐘頻率為 166MHz ，供電范圍 3V~3.6V 。

電路分析：

• 地址線A0-A12 ：行地址線為A0-A12；列地址線為A0-A8，無需上拉電阻；
• 數據線DQ0-DQ15 ：數據的輸入輸出線為DQ0-DQ15，無需上拉電阻;
• 片選信號CS ：當CS為低電平時，表示選中該芯片。多個芯片復用或者與NAND FlashNor Flash復用時，需要注意該信號。
• 行選通信號RAS列選通信號CAS ：行選通信號為RAS（Row Addredd Strobe）,低電平有效，列選通信號為CAS（Column Addredd Strobe），低電平有效;
• 寫使能信號WE ：寫使能信號為WE（Rrite Enable）,低電平有效；
• 數據輸入輸出屏蔽信號LDQMUDQM ：用于在讀模式下控制輸出緩沖，在寫模式下屏蔽輸入數據。LDQM，UDQM這些信號線是為了實現字節訪問和半字訪問，LDQM控制低八位，UDQM控制高八位，這樣當要按字節寫的時候，就把高八位屏蔽掉。
• 時鐘信號CLK ：輸入時鐘信號；
• 時鐘使能CKE ：輸入時鐘使能引腳CKE，高電平有效。
• 電源引腳VDD和VDDQ ：均采用3.3V供電。

3 DDR4電路設計

今天使用的DDR顆粒為鎂光的MT40A256M16GE-075E（DDR 的廠家有三星、鎂光、海力士、東芝，國產廠家有長鑫、紫光），數據位寬為16bit，存儲的容量為4Gbit（容量計算請參考：硬件電路設計之DDR電路設計（1））,支持最高的時鐘頻率為1.333 GHz，供電范圍1.14V-1.26V，封裝形式為96-Ball FBGA。

電路分析：

• 電源設計

DDR4的電源主要有以下幾個部分： VDD（核電壓）、VDDQ 、 參考電壓VREF、VTT、激活電壓VPP 。

1、電源VDD

Power supply通常也會被稱為主電源（核電壓），其供電范圍: 1.2V ±0.060V。隨著不斷發展，主電源（核電壓）的電壓在不斷降低，具體見下：

2、電源VDDQ

DQ power supply是給IO buffer供電的電源，其供電范圍：1.2V ±0.060V。一般情況下，VDD和VDDQ合成一個電源使用，即VDDQ=VDD。

3、參考電壓VREFCA

控制、命令和地址的參考電壓。該電壓要求跟隨VDDQ，且VREF=VDDQ/2。參考電壓VREF可以通過兩種方式獲?。?/p>

• 電阻分壓

VREF需要的電流比較小，一般為mA和幾十mA的數量級，這種方式在布局上比較靈活，且成本較低。分壓電阻的取值范圍：100Ω-10kΩ，電阻精度為1%。參考電壓VREF每個分壓電阻上需要添加一個0.1uF的濾波電容。

• 電源芯片提供

此處推薦的芯片是TID的電源管理芯片（TPS51200DRCR），TPS51200 器件是一款灌電流和拉電流雙倍數據速率 (DDR) 終端穩壓器，專門針對低輸入電壓、低成本、低噪聲的空間受限型系統而設計。

TPS51200 可保持快速的瞬態響應，僅需 20μF 超低輸出電容。TPS51200 支持遙感功能，并滿足 DDR、DDR2、DDR3、DDR3L、低功耗 DDR3 和 DDR4 VTT 總線終端的所有電源要求。

此外，TPS51200 還提供一個開漏 PGOOD信號來監測輸出穩壓，并提供一個 EN 信號在 S3（掛起至 RAM）期間針對DDR應用對VTT進行放電。

4、用于匹配的電壓VTT

VTT為匹配電阻上拉到的電源，VTT=VDDQ/2 。DDR的設計中，根據拓撲結構的不同，有的設計使用不到VTT，如控制器帶的DDR器件比較少的情況下。 如果使用VTT，則VTT的電流要求是比較大的，所以需要走線使用銅皮鋪過去。 并且VTT要求電源，即可以提供電流，又可以灌電流(吸電流)。

一般情況下可以使用專門為DDR 設計的產生VTT的電源芯片來滿足要求(曾經使用過程中用了簡單的線性穩壓器也沒發現出現什么問題，這種方式還是不建議的)。每個拉到VTT的電阻旁一般放一個10nF~100nF的電容，整個VTT電路上需要有uF級大電容進行儲能。

一般情況下，DDR的數據線都是一驅一的拓撲結構，且DDR2和DDR3內部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到較好的信號質量。而地址和控制信號線如果是多負載的情況下，會有一驅多，并且內部沒有ODT，其拓撲結構為走T點結構或Flayby結構，所以常常需要使用VTT進行信號質量的匹配控制。

5、激活電壓VPP

VPP為激活電壓，一般為2.5V電壓，上電的時間必須早于VDD，且在整個工作期間必須保持高于VDD的電壓。

6、ZQ電阻

輸出驅動校準的外部參考。這個腳應該連接240ohm 電阻到 VSSQ。

• 時鐘設計

1、CK_T、CK_C

**CK_T、CK_C是差分時鐘輸入 。所有的地址、命令和控制信號都是在CK_T上升沿和CK_C下降沿的 交叉位置采樣 。

2、CKE

CKE是時鐘使能信號，高電平有效。

• 數據信號

1、DQ數據線

數據輸入/輸出，雙向數據總線。

2、DBI_n、LDBI_N、UDBI_n

數據掩碼以及數據總線倒置：DM 信號是作為寫數據的掩碼信號,當 DM 信號為低電平時,寫命令的輸入數據對應的位將被丟棄。DM 在 DQS 的兩個條邊沿都采樣。同時,在 MR5 中的 A10,A11,A12 可選擇此信號是 DM 還是 DBl。在 X8 設備中, MR1 的 A11 可控制此信號是 DM 或者 TDQS, DBI 為低電平時,DDR4 SDRAM 會將數據進行翻轉存儲以及輸出,反之,DBI 為高電平時,則不會翻轉數據，TDQS 僅支持 X8 設備。

3、LDQS_T、LDQS_C

數據選通信號:輸入時與寫數據同時有效,輸出時與讀數據同時有效,與讀數據時邊沿對齊的,但是跳變沿位于寫數據的中心。在 x16 系統中,DQSL 對應到 DQL0_7；DQSU 對應到DQU0_7；DQS_t，DQSL_t 與 DQSU_t 分別與 DQS_c, DQSL_c與 DQSU_c,對應為差分信號對。DDR4 SDRAM 僅支持選通信號為差分信號,不支持單根信號的數據選通信號。

• 地址和控制信號

1、BA[1:0]

BANK地址輸入，用于指定當前操作的BANK。

2、BG[1:0]

Bank Group 地址輸入；BG0-BG1可以選擇當前的 ACT、READ、WRITE或是PRE 命令是對哪一個 BANK 組進行操作。在MODE REGISTER SET 命令中，BG0 也參與模式寄存器的選擇。在 X4、X8 系統中，有 BG0和BG1，而 X16 系統中，僅有 BG0。

3、A[17:0]

地址輸入引腳，其中有些引腳具有一些其它的復用功能，詳見下：

• A10有AP功能（自動預充電）
• A12有BC_N功能（突發中止）
• A14有WE_N功能（寫使能）
• A15有CAS_N功能（行地址選通）
• A16有RAS_N功能（列地址選通）

4、ODT

片上終端電阻使能，高電平有效。

5、RESET

復位信號，低電平有效。

6、ALERT_N

警告信號，低電平有效。當出現數據錯誤（CRC校驗錯誤等）時，該引腳會被拉低。

7、TEN

連接測試信號，高電平有效。正常使用使用過程中，該信號必須為低電平。

8、PAR

奇偶檢驗使能信號。這個功能必須通過寄存器來使能或失能。

9、ACT_N

激活信號，低電平有效。ACT_N為低電平時，A[16：14]為復用功能，ACT_N為低電平時為高電平時，A[16：14]為地址線。