三星D1a nm LPDDR5X器件的EUV光刻工藝

本文轉載自： TechInsights微信公眾號

2021年10月12日，三星宣布“三星新的五層EUV工藝實現了業界最高的DRAM位密度，將生產率提高了約20%”[1]。TechInsights在2023年2月17日發布的三星Galaxy S23 plus智能手機中獲得了三星D1a LPDDR5X DRAM器件[2]。經過深入的SEM和TEM成像，并結合TEM EDS/EELS元素分析，TechInsights即將發布三星D1a nm 16 Gb LPDDR5X器件的分析報告?；诮Y構和材料逆向工程分析數據，TechInsights發現了四種EUV光刻(EUVL)工藝，用于陣列有源切割/外圍有源(有源修剪)、位線接觸(BLC)、存儲節點接觸墊(SNLP)/外圍第一金屬層 (M1)和存儲節點(SN)管圖形化。通過逆向工程分析沒有明顯的證據來確定EUVL工藝的第五層圖形化層。

下表列出了三星D1y nm、D1z nm和D1a nm工藝器件的陣列有源切割、BLC、SNLP、SN管的最小寬度和節距，以及用于每層制模的光刻工藝。

下圖包含了三星D1a nm(圖a)、D1z nm(圖b)和D1y nm(圖c)器件在存儲陣列有源層的TEM平面視圖。存儲器陣列中的有源切口具有交錯孔布局。三星D1y nm器件的陣列有源切割間距為68 nm，達到了193i光刻的分辨率極限。單193i光刻工藝用于圖形化陣列有源切割/外圍有源。三星D1z nm器件的陣列有源切割間距為63 nm。雙圖形化工藝可能用于圖形陣列有源切割/外圍有源。三星D1a nm器件的陣列有源切割間距為56 nm。

圖1：在DRAM陣列有源層上的TEM平面視圖

圖2是三星D1a nm (a)、D1z nm (b)和D1z nm (c)器件在外圍有源層的SEM平面視圖圖像。WL有源驅動中間的T型STI有一個尖角，如圖2(a)所示；而WL有源驅動中間的T型STI有一個相對光滑的角，如圖2(b)和圖2(c)所示。這清楚地表明，存儲陣列中的有源切口和外圍的有源切口采用的是單一EUVL工藝，而不是193i雙重圖形化工藝。

圖2：外圍有源層SEM平面圖

圖3為三星D1y nm (a)、D1z nm (b)和D1a nm (c)在DRAM位線接觸(BLC)層的TEM平面視圖圖像。BLC具有如下圖所示的交錯孔布局。三星D1y nm器件的BLC間距為70 nm(圖a)，這是193i光刻的分辨率極限。因此，采用單一的193i光刻工藝對BLC進行圖形化。如圖3 (b)所示，三星D1z nm器件的BLC間距為64 nm；由于在BLC特殊區域(如藍點所示)使用掩膜的負色調顯影(NTD)光刻工藝來對BLC進行圖形化設計，因此可以觀察到連續的SiN間隔(參見有關三星12 Gb 1z EUV LPDDR5 Advanced Memory Essentials, AME2102 -801的更多詳細信息)。如圖3(c)所示，三星D1a nm器件的BLC間距為56 nm；如圖3 (a)所示，BLC SiN間隔片不是連續的，這與三星D1y nm器件中的BLC SiN間隔片相同。單個EUVL工藝可能用于三星D1a nm器件中的BLC圖形化。

圖3：陣列BLC層TEM平面視圖

圖4包括了三星D1a nm器件SNLP層的SEM (a)和TEM (b)平面視圖圖像。與三星D1z nm制程器件相同，圓形SNLP和陣列邊緣的連續M1線表明使用單個EUVL制程對存儲節點接觸墊(SNLP)和外圍M1進行了圖形化。

圖4：三星D1a nm器件陣列SNPL層的SEM和TEM平面視圖

圖5為三星D1z nm (a)和D1a nm (b)器件電容層的TEM平面視圖圖像。D1z nm器件的電容存儲節點(SN)管間距為46.0 nm, D1a nm器件的SN管間距為41.5 nm。在三星D1z器件中，采用雙向自對準雙圖像化工藝對SN管進行圖像化(詳見三星12Gb 1z EUV LPDDR5 process Flow Full, PFF-2102-801)。如圖5 (a)所示，由于雙向自對準圖像化工藝的偏移和工藝均勻性問題，部分SN管在一個方向上比另一個方向略微拉長。D1a nm器件中的SN管在TEM斜角水平呈圓形，直徑為23 nm(圖5 (b))。因此，單一EUVL工藝可能用于三星D1a nm器件的SN管圖案。

圖5：在陣列電容層的TEM平面視圖

References：
[1] Samsung Starts Mass Production of Most Advanced 14nm EUV DDR5 DRAM
[2] Samsung Announces Global Launch of the Galaxy S23 Series

審核編輯 黃宇