什么是數字中頻？FPGA怎么實現數字中頻？

數字中頻

所謂中頻，顧名思義，是指一種中間頻率的信號形式。中頻是相對于基帶信號和射頻信號來講的，中頻可以有一級或多級，它是基帶和射頻之間過渡的橋梁。

如圖1所示，中頻部分用數字方式來實現就稱之為數字中頻。數字中頻技術通常包括上下變頻（DUC/DDC）、波峰因子衰減（CFR）和數字預失真（DPD）。

DUC/DDC

DUC實現了從“復”基帶（Baseband）信號到“實”帶通（Pas***and）信號的轉換。輸入的復基帶信號采樣率相對較低，通常是數字調制的符號率?；鶐盘柦涍^濾波，然后被轉換成一個更高的采樣率，從而調制到NCO的中頻載波頻率。

DUC通常需要完成頻譜整型（Pulse shaping），然后調制到中頻載波，以便于經由DAC驅動后面的模擬轉換器。

在圖2中，通道濾波器（Channel Filter）完成基帶信號的頻譜整型，通常由FIR實現。插值（Interpolation）部分完成信號采樣率變換和濾波功能，可以采用CIC或者FIR實現。對于一個窄帶信號，如果需要高倍采樣率變換，那么CIC將是非常合適的，無論是在實現性能或是資源節省方面，CIC都將優于FIR。

NCO是一個數控振蕩器，也叫DDS，可以用來產生一對相互正交的正弦和余弦載波信號，與插值（增加采樣率）以后的基帶信號混頻，完成頻譜上搬。

與DUC相反，DDC基本上完成了以下幾個工作：

1. 頻譜下搬：將ADC送來的數字信號有用頻譜，從中頻搬移到基帶

2. 采樣率降低：將頻譜搬移后的數據從ADC的高速采樣率降低到一個合適的采樣速率水平，通過抽?。―ecimation）實現。

3. 通道濾波：在將I/Q信號送入基帶處理以前，需要再對其進行濾波

實際上，數字上下變頻技術應用非常廣泛，其在無線通信、有線電視網絡（Cable Modem）、數字電視廣播（DVB）、醫學成像設備（超聲），以及軍事領域當中，都是不可或缺的功能。

CFR

目前許多無線通信系統，如WCDMA、WiMAX，其中頻信號通常由多個獨立的基帶信號相加而成。合成的中頻信號有較大的峰均比（Peak-to-Average Ratio），并符合高斯分布。而通常功放（PA）的線性區是有限的，較大PAR的中頻信號對應的PA的工作范圍將被縮小，從而引起PA效率的降低。因此在PA之前減小中頻信號的PAR是非常重要的。波峰因子衰減（CFR）正是用來完成這一功能的，它將有利于保證PA輸出的線性度，降低帶外輻射，提高PA效率。

目前，中頻采用的CFR算法有：波峰箝位（Clip），波峰修整（Peak Windowing）和波峰消減（Peak Cancellation）。其中波峰修整方式的性能和可實現性都較為適中。波峰消減相對于波峰修整有較好的帶外特性，但需消耗更多的FPGA資源。

DPD

在無線通信系統中，往往需要PA的輸出具有很高的線性度以滿足空中接口標準的苛刻要求，而線性功放又非常昂貴。為了盡可能提升PA的輸出效率和降低成本，必須校正PA的非線性特性，而對PA的輸入信號進行預失真處理是一個不錯的選擇。

DPD實現方式分為查找表（LUT）和多項式（Polynomial）兩類。兩種算法的優缺點如表1所示。

FPGA實現優勢

FPGA實現數字中頻

隨著WiMAX/LTE等寬帶無線通信技術的逐漸成熟，對無線設備數字中頻帶寬的要求也越來越高。同時如MIMO等多天線技術日漸廣泛應用，數字中頻的通道數也在迅速增加。

對于如此大的運算帶寬需求，許多DSP處理器難以滿足實際應用，而專用芯片（ASSP）又缺乏相應的靈活性。采用FPGA實現數字中頻，能夠很好的協調處理能力和靈活性之間的矛盾。同時Altera公司針對3G/4G等應用開發了大量的數字中頻參考設計和IP，簡化了設計者的開發難度，縮短了設計周期。

FPGA器件屬于硬件，它的特點是比較適合速度較高、邏輯關系不復雜的數據通路實現。

通過我們對前面DDC和DUC功能的分析，我們發現實現DDC/DUC的模塊和運算主要有CIC/FIR濾波、NCO、插值/抽取、混頻。這些基本上屬于算法簡單、但計算速度較高的處理，非常適合于FPGA的實現。

從另一個角度講，FPGA相比DSP處理器的優勢是并行構架。一個DDC/DUC模塊完成以后，只要做簡單的復制，就可以擴展到多路DDC/DUC。同時，一個ADC/DAC器件可以連接多個通道的DDC/DUC，從而可以輕松支持多載波（Multi-carrier）系統。

而有時候FPGA內部的資源有限，多路DDC/DUC甚至可以做時分復用，公用一塊DDC/DUC的電路，當然電路工作時鐘也需要提高相應的倍數，只要在該FPGA性能允許范圍以內就可以了。Altera擁有支持包括WCDM A，TD-SCDMA，和WiMAX的參考設計。

CFR電路的計算量較大，例如TD-SCDMA，采樣率從61.44MHz～92.16MHz，基于FPGA的并行處理可以輕松完成。

多項式DPD分為前向和反向模塊，前向模塊為預失真器，由多個FIR濾波器組成，非常適合硬件FPGA實現，Altera的IP核可以提供完善的FIR支持。反向模塊為特定的收斂算法，如LMS、RLS，Altera都可以提供相應的參考設計。其中，對于RLS，Altera的參考設計采用QR分解方式，縮短了收斂時間，提高了算法的穩定性。

Altera提供的資源

Altera公司除了在器件設計上考慮了數字中頻應用的實際情況外，也在IP核、控制粘合邏輯、接口邏輯、設計工具和流程，以及參考設計方面做了大量的工作。

在FPGA器件資源上，Altera最新的Cyclone和Stratix系列在內嵌存儲器和乘累加模塊方面，無論是數量還是速度都有較大程度的提高。

在DSP的IP核組件方面，Altera能提供包括FIR，NCO，CIC，CORDIC等功能組件。為了方便用戶的系統集成，同時還提供了用于這些模塊之間互聯的統一接口：Avalon Streaming（Avalon-ST）接口。另外，為了多通道的復用和解復用，Altera還設計了Avalon-ST接口的包格式轉換器（Packet Format Converter），用于將輸入的單個或多個Avalon-ST通道與輸出的單個或多個Avalon-ST通道提供時間和空間接口，用于多通道的復用與解復用。

在一些需要靈活性的領域，比如DPD，Altera的Nios II嵌入式處理器正好可以發揮功用，例如，在DPD的反饋路徑上，它可以幫助用戶靈活增加自己的插值例程。Nios II嵌入式處理器還可幫助系統做一些數據統計、參數重配以及其它管理工作。

在設計驗證工具和流程方面，Altera力推MATLAB/Simulink＋DSP Builder＋Quartus II的一體化設計流程。如圖3所示。

同時Simulink還可以集成ModelSim和FPGA內嵌邏輯分析儀SignalTap-II來協助用戶做功能仿真、調試。另外，硬件在環（Hardware In Loop）功能方面可以幫助用戶在實際硬件上驗證設計算法，同時也加速了驗證的速度。