JK觸發器與T觸發器的Verilog代碼實現和RTL電路實現
一、JK 觸發器的 Verilog 代碼實現和 RTL 電路實現
module JK_FF(
input wire Clk,
input wire J,
input wire K,
output reg Q
);
// 公式
always @(posedge Clk) begin
Q <= (J&(~Q))|((~K)&Q);
end
// 查找表
// always @(posedge Clk)
// case({J,K})
// 2'b00: Q <= Q;
// 2'b01: Q <= 0;
// 2'b10: Q <= 1;
// 2'b11: Q <= ~Q;
// endcase
endmodule
JK 觸發器的 RTL 電路圖如下所示：
JK 觸發器的 RTL 電路圖
二、T 觸發器的 Verilog 代碼實現和 RTL 電路實現
module T_FF(
input wire Clk,
input wire T,
output reg Q
);
// 公式
always @(posedge Clk) begin
Q <= (T&(~Q))|((~T)&Q);
end
// 查找表
// always @(posedge Clk)
// if(t)
// Q <= ~Q;
// else
// Q <= Q;
endmodule
T 觸發器的 RTL 電路圖如下所示：
T 觸發器的 RTL 電路圖
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人，不代表電子發燒友網立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規問題，請聯系本站處理。
舉報投訴
-
RTL
+關注
關注
1文章
382瀏覽量
59155 -
JK觸發器
+關注
關注
1文章
28瀏覽量
15716 -
觸發器
+關注
關注
14文章
1880瀏覽量
60557 -
Verilog設計
+關注
關注
0文章
20瀏覽量
6477
發布評論請先 登錄
相關推薦
時序邏輯電路的概述和觸發器
用Qn（t）表示現態函數，用Qn+1（t）表示次態函數。它們統稱為狀態函數，一個時序電路的主要特征是由狀態函數給出的。三:時序電路的特征時序電路
發表于 08-23 10:36
什么是觸發器 觸發器的工作原理及作用
寄存器,由寄存器又可以組成存儲器。觸發器是由基本邏輯門電路構成的,它有兩種輸出穩定狀態,稱作為“1”狀態和“0”狀態,分別代表它所寄存的
發表于 12-25 17:09
JK觸發器基本教程，講的超詳細??！
都為邏輯“ 1”（J = K = 1）為高電平，則當時鐘輸入變為高電平時，電路將在輸出切換時“切換”并相互補充狀態改變。當兩個端子均為“ HIGH”時，這導致JK觸發器的作用更類似于T
發表于 02-01 09:15
工商網監
評論