D觸發器與Latch鎖存器電路設計

引言

D 觸發器，是時序邏輯電路中必備的一個基本單元，學好 D 觸發器，是學好時序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構成數字電路組合、時序邏輯的基礎。

一、D 觸發器的 Verilog 代碼實現和 RTL 電路實現

module D_FF(
    input  Clk,
    input  D,
    output reg Q
    );

   always @(posedge Clk) begin
      Q <= D;
   end

endmodule

觸發器（Flip - Flop）：能夠存儲 1 位二值信號的基本單元統稱為 D 觸發器，簡稱 DFF，多個 D 觸發器的級聯便構成了能夠存儲多位二值信號的基本電路。時鐘信號（Clock），簡稱 Clk，當系統中有多個 D 觸發器需要同時動作時，就可以用同一個 Clk 信號作為同步控制信號。

電路中的輸入端處沒有小圓圈表示 Signal 以高電平為有效信號。（如果在 Signal 輸入端畫有小圓圈，則表示 Signal 以低電平作為有效信號）。

D 觸發器的 RTL 電路圖如下所示：

D 觸發器的 RTL 電路圖

二、D 觸發器的 Verilog 代碼實現和 RTL 電路實現

module Latch(
    input din,
    input en,
    output reg dout
    );

    always @(din or en)
        if(en) 
            dout <= din;

endmodule

鎖存器（Latch）：一種對脈沖電平敏感的存儲單元電路，可以在特定輸入脈沖電平作用下才改變狀態；而鎖存，就是把信號暫存以維持某種電平狀態。

鎖存器的最主要作用是緩存，利用電平控制數據的輸入與輸出，它包括不帶使能控制的鎖存器和帶使能控制的鎖存器。鎖存器的缺點是容易產生毛刺，不穩定，不利于靜態時序分析。

鎖存器的 RTL 電路圖如下所示：

鎖存器的 RTL 電路圖