背面供電選項：一項DTCO研究

來源：IMEC

Imec強調了背面供電在高性能計算方面的潛力，并評估了背面連接的選項

背面供電：下一代邏輯的游戲規則改變者

背面供電打破了在硅晶圓正面處理信號和電力傳輸網絡的長期傳統。通過背面供電，整個配電網絡被移至晶圓的背面。硅通孔（TSV）將電源直接從背面傳送到正面，而無需電子穿過芯片正面上日益復雜的后道工序（BEOL）堆棧。

圖1. 背面供電網絡的示意圖，該網絡允許將電力傳輸與信號網絡解耦。

背面供電網絡（BSPDN）的目標是緩解邏輯芯片正面后端線路（BEOL）的擁塞。此外，在標準單元層面，有望通過設計技術協同優化（DTCO）更有效地安排互連，有助于進一步縮小邏輯標準單元的尺寸。此外，在系統層面也有望帶來好處，因為系統正日益受到功率密度上升和電源電壓(或IR)急劇下降的影響。由于背面供電互連可以做得更大、電阻更小，因此BSPDN被認為可以顯著降低片上IR壓降。這將有助于設計人員保持穩壓器和晶體管之間允許的10%功率損耗裕度。此外。還有望實現3D片上系統，例如通過晶圓對晶圓鍵合獲得的邏輯存儲器。

2019年，imec率先提出了背面供電的概念，并與Arm合作量化了系統層面的優勢。與此同時，作為2nm及以上技術節點的上下文感知互連解決方案，BSPDN已經進入了imec的路線圖。最近，一些主要芯片制造商宣布在其下一代邏輯技術的商業制造工藝中引入背面供電。

具體BSPDN案例：nTSV落地埋入式電源軌

BSPDN給芯片處理帶來了新的工藝步驟和集成挑戰，包括例如襯底極度減薄、微米或納米TSV處理、背面到正面對準以及背面處理對有源前端生產線器件的影響。E. Beyne等人在2023年VLSI特邀論文中回顧了該類集成流程及其挑戰。[1]。

通過實施這些工藝步驟，imec實驗演示了BSPDN的一種具體實施方式：背面供電與埋入式電源軌（BPR）相結合，如VLSI 2022所示。BPR是深入嵌入芯片前道工序的垂直金屬化，與標準電池并行運行。Imec利用這些BPR將按比例縮放的FinFET器件連接到背面和正面。功率從背面通過320nm深的nTSV以200nm的緊密間距落在BPR上，而不占用標準單元的任何面積。背面處理不會對FinFET器件的前端性能產生負面影響[2]。

圖2. TEM圖像，顯示了連接到晶圓背面和正面的按比例縮小的FinFET (VLSI 2022)。

塊級評估：高密度與高性能案例

雖然上述研究著眼于標準單元級別的BSPDN和晶體管的連接性，但imec和Arm已采取下一步：縮小到塊級別（代表集成電路的較大部分），其中BSPDN優勢可以充分利用。他們調查與前端PDN應用相比，BSPDN + BPR應用是否可以在塊級別提高電源完整性。

通過設計技術協同優化（DTCO）進行的塊級評估，我們能夠評估片上IR壓降，這是量化功率傳輸性能的主要指標。此外，通過量化PDN對功耗、性能和面積（PPA）的影響，還可提供有關PDN對集成電路侵入程度的信息。該研究還揭示了如何調整某些旋鈕以針對特定操作條件優化PDN。

事實證明，在高密度邏輯操作條件下，基于BSPDN設計的性能優于前端PDN設計。在高密度邏輯中，設計經過優化，可最大限度地節省功耗并減少面積。對于基于納米片的器件架構，這可以通過保持納米片的寬度盡可能小來實現。但迄今為止，高性能邏輯的收益從未被量化。高性能邏輯的目標旨在快速開關和高驅動電流，實現通常具有更大片寬度和閾值電壓的納米片器件。功率密度要求甚至比高密度邏輯更為嚴格，因此，BSPDN的優勢預計將更具影響力。

BSPDN + BPR：助推高性能邏輯的塊級PPA

VLSI 2023上發表的一篇論文中，imec和Arm針對(BS)PDN對Arm商用高性能64位處理器模塊的影響進行了評估[3]。文中評估了三種不同的PDN應用：傳統的前端應用、具有前端連接的埋入式電源軌，以及帶有nTSV落地埋入式電源軌的背面電力傳輸網絡。為了保證高性能計算模塊的實際應用，開發了高性能的imec A14納米片工藝設計套件（PDK）。內部開發的分析模型與物理設計框架結合使用，從而實現塊級PPA評估和IR壓降驗證。

與前端PDN相比，BSPDN同時實現了6%的頻率和16%的面積改進，并且在能耗方面沒有任何缺點。與具有前端連接的BPR應用相比，BSPDN的頻率提高了2%，面積縮小了8%，能耗降低了2%。

圖3. BSPDN (BS-PDN)與兩種前端應用（M0 PDN；BPR PDN）之間的核心面積比較，適用于寬節距(36CPP)和緊密節距(24CPP)以及低和高目標頻率。BSPDN在表現出性能下降之前到達較小的核心區域（如VLSI 2023中所示）。

研究人員為IR壓降評估確定了35mV的最大允許功率損耗，相當于標稱電源電壓(VDD + VSS)的10%。對于BSPDN應用，該目標是通過寬松的nTSV節距（4-6μm）實現的，代表“分接”功率的節距。但是，對于這兩種前端選項，該目標只能通過非常緊密的PDN節距（或小CPP）來實現，這會對處理器的性能產生負面影響。

imec團隊還研究了如何進一步提高BSPDN外殼的電源完整性，例如通過更改nTSV所用的材料。當使用Ru代替W時，由于nTSV電阻變大，IR壓降可進一步降低23%。

簡而言之，BSPDN作為塊級PPA增強器和IR壓降減小器的潛力可以在高性能計算環境中得到充分發揮。

擴展標準單元級別背面連接的選項

到目前為止，我們只討論了BSPDN的一種應用，其中通過位于BPR上的nTSV將電源從背面傳送到正面。從BPR開始，一個小過孔連接到中線（M0A）金屬化的底部，從而方便訪問標準單元級的晶體管。

除了這種“BPR”方法之外，研究人員還在探索在標準電池級別實現背面電源連接的其他選項。在VLSI 2023上，imec討論了另外兩種用于訪問納米片晶體管的連接方案[4]。在TSV-middle方法（TSVM）中，中間的高過孔將背面metal-1連接到M0A金屬的側面，而無需埋入式電源軌。在第三個也是更高級的選項中，通孔直接將納米片源極-漏極外延的底部連接到背面metal-1。這種直接背面連接選項（BSC）存在三種類型，主要區別在于接觸區域的大小。在BSC-E (epi BSC)中，過孔僅連接到源漏外延的底部，而在BSC-M中，過孔還連接到金屬接觸區。第三種BSC-M*通過減少澆口切割并進一步增加納米片（WNS）的“有效”寬度來擴展BSC-M。

圖4. 各種連接選項的模擬結構：TSVM、BPR和三種類型的BSC（如VLSI 2023上介紹的）?！舅{色=電源和參考電壓（VDD+VSS）；淺藍色=中間層M0；深藍色=EOL metal-1；黑色=通孔；紅色=柵；淺綠色=活性納米片和電介質隔離層； 深綠色=金屬接觸區(CT)]。

各種連接方案具有不同的屬性（例如WNS），對標準單元的電氣性能和擴展潛力具有不同的影響。一般來說，當從TSVM轉向BPR和BSC時，方案變得越來越緊湊，集成起來也更具挑戰性。然而，我們預計，隨著邏輯路線圖的進一步擴展，更大的集成復雜性將被更大的PPA增益所抵消。

實現直接背面連接

在VLSI 2023上，在2nm和A14納米片技術用于高密度（2nm、6T；A14、5T）和高性能（2nm 7T；A14 6T）邏輯條件中，imec量化了不同背面電源選項的PPA和擴展潛力[4]。性能評估的主要指標是環形振蕩器的模擬頻率，以有效驅動電流與有效電容之比（Ieff/Ceff）表示。

對于2nm節點的高性能邏輯，最大的7T標準單元來說，不同連接選項之間的頻率幾乎沒有任何差異。然而，當擴展到A14時，TSVM方法仍然適用于6T設計，但運行速度比BPR等慢8.5%?？傮w而言，BSC-M*明顯優于其他選項（例如，比BPR快5%）。

對于2nm節點的高密度邏輯，其軌道高度（6T）比高性能邏輯更小，不同選項的頻率之間的差異變得更加明顯。當擴展到A14和5T時，TSVM不再是可行的選擇（只考慮BPR和BSC）?，F在BPR和BSC-M*之間片材寬度的相對差異大于2nm，顯然BSC-M*成為贏家（比BPR快8.9%）。

圖5. 高性能邏輯（N2、7T；A14、6T）和高密度邏輯（N2、6T；A14、5T）系列的各種連接選項的模擬環形振蕩器頻率（如VLSI 2023上所示）。

綜上所述，雖然TSVM占用更多空間，但對于較大單元（例如2nm 7T邏輯）來說，仍然是一個不錯的選擇。然而，BPR和BSC在尺寸和電氣方面具有更好的擴展潛力。由于納米片寬度和接觸面積比其他選項更大，直接背面接觸BSC-M*型顯然是小軌道高度的贏家。然而，對于BSC-M*，應權衡性能提升與更大的集成挑戰。

imec團隊目前正在致力于不同背面連接選項的技術演示，并與Arm合作進行塊級PPA評估。

超越背面供電

雖然硅晶圓的背面長期未使用，但利用背面的第一個實例將是用于電力傳輸。與此同時，imec 及其行業合作伙伴也在探索哪些其他功能也可以遷移到背面。例如，考慮全局互連和時鐘信號分配。雖然電力傳輸是一種非常特殊的互連類型，優化了最小電阻，但分配時鐘或其他類型的信號可能具有不同的屬性，從而改變了背面的尋址方式。Imec目前正在研究這種功能性背面（或背面2.0）可能帶來的挑戰和機遇。

本文最初發表于 AEI Dempa。

擴展閱讀

[1] ‘Nano-through silicon vias (nTSV) for backside power delivery networks (BSPDN)’, E. Beyne et al., VLSI 2023, invited paper;

[2] ‘Imec demonstrates backside power delivery with buried power rails for back- and frontside routing’, Press release, VLSI 2022;

[3] ‘Block-level evaluation and optimization of backside PDN for high-performance computing at the A14 node’, G. Sisto et al., VLSI 2023;

[4] ‘PPA and scaling potential of backside power options in N2 and A14 nanosheet technology’, S. Yang et al., VLSI 2023.

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審核編輯 黃宇