使用新一代高度可調的低介電薄膜來解決串擾、隔離等制造挑戰

SPARC沉積技術可滿足新興需求，為邏輯和DRAM器件提供有效隔離

作者：泛林集團公司副總裁兼電介質原子層沉積產品總經理Aaron Fellis

提升集成電路中的介電層性能可以在現在和未來的存儲器和邏輯電路發展中產生巨大的戰略影響。

想象一下，在一個擠滿人的大房間里，每個人都有一條您需要的重要信息。他們都很樂意告訴您他們的信息，但問題是，他們都在同一時間說話。房間里的人越密集，就越難將想要關注的信息與周圍的雜音區分開。

這就是“串擾”，維基百科將其定義為“傳輸系統上一個電路或通道上傳輸的信號在另一個電路或通道中產生不希望出現的影響”。如果您從事存儲器和邏輯器件制造，那么您面臨的情況就很像那個嘈雜的房間，因為在這當中非常鄰近的范圍里就有數十億個動態隨機存儲器 (DRAM) 單元或邏輯晶體管。

典型的DRAM單元包含一個電容器（存儲電荷用以代表1或0）、一個存取晶體管以及一個位線（用來讀取電容器中的電荷）。為了追求更高的存儲密度、更快的讀寫速度和盡量小的功耗，這些結構變得越來越小，并在最近幾年演變出了3D結構設計。傳感電壓 (?V) 和單元電容 (Cs) 隨著每一代技術的演進而降低，因此需要相應的降低位線電容(CBL)。

類比嘈雜房間的例子，傳感電壓和單元電容的降低就好比你想聽到的說話聲變得更加不清晰，使你更難將他所說的內容區分于環境音。邏輯領域也是如此：越來越大的寄生電容（柵極間以及柵極和柵極觸點之間）增加了串擾的風險。

串擾問題自電子學早期就一直存在。幸運的是，我們有一個眾所周知的解決方式：隔離。在嘈雜的房間中，隔離需要在每個人的周圍都放置隔音板；而在集成電路上，通?？梢酝ㄟ^更好的介電薄膜來實現隔離。

其中“更好”的介電薄膜不僅僅意味著更低的介電常數 (k)，盡管這是一個重要因素。薄膜也必須在不損害其他電路元件的情況下進行沉積，還要能夠在隨后的熱加工、刻蝕、清洗和其他步驟中存留并且不改變任何特性，它們必須是無缺陷且均勻的。而且在3D電路的時代，僅實現平面厚度均勻還不夠，即使是在垂直維度沉積，薄膜特性也必須一致。

此外還有一個因素：每個先進的芯片制造企業都面臨著激烈的競爭，因此他們努力開發自己獨特的方法，以獲得更高的良率和更優的性能。負責這些工藝調整的工程師需要薄膜具有多樣性和靈活性，這意味著他們能夠調控薄膜成分以獲得不同特性，包括刻蝕選擇性等。每一代新技術帶來更高的密度和復雜性，使得提升性能和良率更具挑戰?；氐洁须s房間的類比，我們可以理解為房間變得越來越小，而人們說話的聲音越來越大；可以用于隔離的空間越來越少，但卻更需要隔離來聽清我們想聽到的聲音。

在3D時代之前，工藝與整合工程師在尋求隔離方案時可以考慮已經被證實可行的方法：沉積可調的平面介電層或共形二氧化硅或氮化物。但現在的介電層既需要可調性和共形性，也需要能夠沉積含有硅碳鍵的薄膜如SiCO，從而獲得更高的刻蝕選擇性，因為從環柵結構內隔離層到后段介電層再到先進的光刻工藝，刻蝕選擇性在許多應用中變得越來越重要。同時，等離子體對電路的損傷也越來越令人擔憂。

l 那么，隔離的探索方向在哪里？

一種方向是新的沉積技術SPARC，它可以很好地滿足這些新興需求。除了能在高深寬比結構中的不同深度保持一致的成分和特性外，SPARC還能沉積高度共形的SiCO薄膜。這種薄膜可以作為低介電常數隔離層為邏輯和DRAM器件提供有效隔離。

SPARC方法能夠實現大范圍的成分調控，同時仍保持極好的共形性。SPARC沉積的SiCO薄膜致密，堅固而漏電低，其介電常數 (k) 值為~4-4.4，并且可以在不氧化底層的情況下直接沉積于鈷、鎢等金屬。這種薄膜在表現出極佳的粘附性的同時也展現了氣密性。即使在400℃的低沉積溫度下，碳也是完全交聯的，只有很少甚至沒有末端甲基，與其他SiOC薄膜相比，SPARC法制備的SiCO薄膜具有更好的熱穩定性和化學穩定性。

重要的是，這些優點是在非等離子體環境中實現的。流入的基態自由基只與選定的前驅體分子中的特定鍵相互作用，因此斷鍵具有選擇性，這使得前驅體自由基粘附系數低，從而獲得臺階覆蓋性極高的薄膜。在沉積步驟中，硅碳鍵不會被斷開，任何與前驅體分子中的硅結合的氧、氮或碳都被保留下來。為了實現大范圍的成分調控，需要根據所需的薄膜類型來設計和選擇前驅體。

在此工藝中，可以增加硅碳鍵的比例，同時降低硅氧鍵的密度。即使對于在不同溫度下沉積的薄膜，相比于薄膜中的碳密度或碳總量，交聯碳的量才是影響刻蝕選擇性的主要因素。此外，這些SiCO薄膜在稀氫氟酸和熱磷酸等典型濕法化學物質中的濕法刻蝕速率為零，因此可提供近乎無限的濕法刻蝕選擇性。薄膜直到15?都一直具有連續性，且沒有針孔，不像原子層沉積氮化硅薄膜，至少需要30?才沒有針孔。

l SiCO薄膜在實踐中表現如何？

回到DRAM示例：正如前面提到的，技術節點演進過程中使得DRAM單元電容持續下降，為了提高獲取DRAM單元信息的能力，需要相應的降低位線電容。

位線電容的很重要一部分（可能是一半）源自位線和存儲節點單元之間的耦合。自20nm節點開始，空氣間隙成為減少這種耦合的一種手段?？諝忾g隙兩側的介電薄膜必須滿足許多嚴格的標準，包括共形性、粘附性、氣密性、介電常數和擊穿電壓。SPARC沉積的SiCO薄膜的特性可實現比傳統材料更低的電容耦合，從而提高DRAM的性能。

在邏輯器件中，柵極隔離層長期以來一直被認為是減少柵極之間以及柵極和柵極觸點之間寄生電容、從而降低串擾風險的一種手段。隔離層的概念被引入了3D環柵結構中，但額外的要求是，隔離層材料還必須充當橫向刻蝕停止層。

SPARC沉積的SiCO薄膜的綜合特性也非常適合環柵結構邏輯器件這種情況。除其電學特性外，SiCO高度的各向異性和出色的刻蝕選擇性還能幫助改善生產線。

在這兩個例子中，串擾的最小化只是眾多考慮因素之一。但這種最小化對整個電路開發有著重要影響，因為它減輕了電容器和晶體管的負擔，使它們更容易實現其各自的功能。從全局來看，這減弱了尋求其他途徑來提高性能的必要性，而那些途徑都必然要付出成本，并且可能會帶來新的復雜情況。這很好地體現了在基礎層面上進行的細微升級也能產生巨大的影響力。

SPARC工藝的高度靈活性和適應性使其可以用于制備多種共形薄膜和不同成分的薄膜。例如，它可用于沉積高度可調的碳氮化硅薄膜。碳化硼和硼碳氮等優質共形硼基薄膜也已被成功制備，它們的濺射和刻蝕行為與硅基薄膜不同。

一個頗具潛力的應用是在先進的圖形化技術方面，比如自對準四重圖形化技術、自對準柵極和觸點以及完全自對準通孔，這些技術都是為了制備日益復雜的3D結構所開發的，它們都需要用到具有特別突出的刻蝕選擇性的材料，來實現更高的層間對準精度。先進圖形化技術需要獨特的隔離層、硬掩膜和刻蝕停止層材料的組合，以使它們能在各種等離子體刻蝕和濕法化學刻蝕過程中呈現出接近完美的選擇性?；谔蓟鸷团鹛嫉谋∧な呛芎玫倪x擇，因為它們具備合適的介電常數k值、共形性、電特性以及其他特點。

同樣，使用SPARC技術沉積的、基于碳化硅的薄膜在3D NAND存儲孔的制造中也非常有用，因為它們有良好的可調性，且對氧化物和氮化物具有很好的選擇性。在任何基于等離子體的工藝出現問題時，使用自由基來制造薄膜的能力是很有吸引力的新選項。

很少有比半導體制造迭代得更快的行業，這對開發和整合日新月異的生產工藝組合提出了不斷挑戰。半導體行業一直面臨著如3D整合等新問題和像串擾這樣持續存在的問題，因而需要工程師們的智慧和創造力確保技術的與時俱進，也需要像SPARC這樣的創新設備支持技術的實現，以確?！懊織l信息都被清楚聽到”。

審核編輯 黃宇