時鐘偏移對時序收斂有什么影響呢？

FPGA設計中的絕大部分電路為同步時序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時序路徑上的所有寄存器在時鐘信號的驅動下步調一致地運作。這就要求時鐘信號（更準確地說是時鐘有效沿）在同一時間點到達所有寄存器的時鐘端口，為此，FPGA內部提供了專用的時鐘布線資源。然而，即便如此，實際情形是時鐘信號往往在不同時間點到達寄存器的時鐘端口，這種現象就是時鐘偏移。

時鐘偏移反映了時鐘信號到達同一時序路徑上的不同寄存器的時鐘端口之間的時間差異，如下圖所示。時鐘clk從源端到達寄存器FF1的時間點為Tclk1，到達寄存器FF2的時間點為Tclk2，故時鐘偏移即為Tclk2與Tclk1的差。若clk源端記為零時刻點，那么Tclk1和Tclk2分別對應發送時鐘路徑延遲和捕獲時鐘路徑延遲。

時鐘偏移可正可負。通常，若數據流向與時鐘前進方向一致，那么時鐘偏移為正。否則為負，如下圖所示。

時鐘偏移對時序收斂有什么影響呢？

我們從建立時間裕量和保持時間裕量兩個角度分析。先以正向的時鐘偏移為例。建立時間裕量分析如下圖所示，發起沿和捕獲沿相差一個時鐘周期。由圖中建立時間裕量表達式可以得出結論：正向的時鐘偏移對建立時間收斂是有利的，相當于捕獲寄存器的建立時間由Tsu減小至Tsu-Tskew。

保持時間裕量分析如下圖所示，保持時間檢查的發起沿和捕獲沿為同一時鐘沿（保持時間檢查是基于建立時間檢查的，要求當前發送沿發送的數據不能被前一個捕獲沿捕獲；下一個發送沿發送的數據不能被當前捕獲沿捕獲）。由圖中保持時間裕量表達式可以得出結論：正向的時鐘偏移不利于保持時間收斂。相當于數據在有效沿到達之后還要穩定保持的時間變長了，由原來的Th變為Th+Tskew。這顯然阻礙了保持時間收斂。

結合建立時間裕量和保持時間裕量表達式，若Tskew為負，則建立時間收斂更加困難，保持時間收斂更加容易。





審核編輯：劉清