用于RISC-V SoC的TileLink互連驗證IP

什么是RISC-V？

精簡指令集計算機體系結構（RISC）是一種指令集體系結構（ISA），它意味著硬件和軟件之間的基本橋梁。RISC通過定義一組簡單的指令來實現匯編語言程序員和處理器之間的通信，這些指令組合在一起以執行各種復雜的指令。

RISC和復雜指令集計算機（CISC）方法都試圖優化CPU的處理時間。在RISC中，每條指令所需的周期減少，而每個程序的指令增加。但在CISC中，每個程序的指令數減少，而每條指令的周期增加。

執行時間 = # 每個程序的指令數 X # 每條指令的周期數

因此，RISC更像是基于軟件的ISA，因為軟件必須負責發送必要的簡單指令來執行應用程序。而CISC是基于硬件的ISA，因為CISC中的指令很復雜，因此需要復雜的指令解碼。

RISC-V是基于既定RISC原則的開放標準指令集架構。與大多數其他ISA設計不同，RISC-V是在開源許可下提供的，允許在整個行業中廣泛使用。

了解TileLink在RISC-V架構中的作用

RISC-V的開發人員開發了一種名為RocketChip的參數化SoC發生器，它使用TileLink規范作為其多處理器，加速器和DMA引擎等的互連。

TileLink 是一種開源芯片級互連標準，提供對內存和其他設備的一致內存映射訪問。它也是一種快速且可擴展的互連，可提供低延遲和高吞吐量傳輸。

磁貼鏈接的主要優點：

TileLink 旨在支持緩存一致性共享內存

在多核（單個芯片上的多個處理器）環境中，緩存一致性是一個問題，其中每個處理器都有一個單獨的緩存內存。在這種情況下，可以擁有共享數據的不同副本 - 即主存儲器中有一個副本，每個緩存內存中有一個副本 - 并且當其中一個數據副本被更改時，其他副本將留下無效數據而沒有更改通知。緩存一致性是用于確保通過系統更新共享數據值更改的概念。TileLink支持MESI等效協議來解決緩存一致性問題。

TileLink 為任何符合標準的 SoC 提供無死鎖

TileLink 支持可定義為有向無環圖 （DAG） 的任何拓撲，其中代理是頂點，鏈路是邊，邊從驅動程序接口定向到接收器接口。通過支持 DAG，TileLink 在其拓撲中沒有任何循環或循環。

TileLink 配備了無序完成功能，以提高并發操作的吞吐量。

TileLink 提供無狀態總線寬度自適應。

TileLink網絡如何工作？

下圖顯示了基本 TileLink 網絡的示例。包含驅動程序接口的代理通過鏈路連接到包含接收方接口的另一個代理。驅動程序代理向接收代理發送請求，接收代理將響應原始請求者，確認已收到發送的數據或權限。

在每個鏈路中，Tilelink 定義了五個在邏輯上彼此獨立的通道，代理可以通過這些通道交換消息。TileLink規范按照“A << B << C << D << E”的順序定義了通道消息之間的優先級，增加了優先級，必須確保TileLink網絡中的消息永遠不會進入路由或保持和等待循環，從而避免死鎖。

TileLink 中的消息由節拍組成，每個節拍包含以下內容：

不變的郵件頭

不變的操作碼（消息類型）

不變大?。〝祿行ж撦d中字節數的以 2 為底的對數）

可選的多拍數據有效負載

節拍由特定通道的獨立“就緒”和“有效”信號調節。發送方和接收方需要分別提供有效和就緒的信號才能實現位傳輸。一旦請求消息啟動，其相應的響應消息可能會在以下任何時間發送：

在預定義的延遲之后

在接受請求的第一個節拍的同一周期內

在接受請求消息的所有節拍之前

TileLink禁止TileLink網絡中的超時，保證TileLink網絡永遠不會死鎖。TileLink 協議定義了稱為轉發處理規則的規則，這些規則控制接收代理可以通過更改就緒信號來拒絕消息節拍的條件。

Synopsys VIP for TileLink

Synopsys? 驗證 IP for TileLink 提供了一套全面的協議、方法、驗證和生產力功能，使用戶能夠實現加速驗證收斂。

Synopsys TileLink VIP 的功能包括：

支持 TileLink 1.8.0 和 1.8.1 規范

驅動器、接收器和交叉桿代理

TL-UL、TL-UH 和 TL-C 一致性級別

所有渠道

所有請求和響應消息

全面的同通道和跨通道延遲

數據寬度：32、64、128、256、512、1024 位

所有突發大小高達 4KB

無序響應

用戶定義的先進先出模式（按順序）響應

下圖顯示了可在多級高速緩存應用程序中使用 Synopsys 驗證 IP for TileLink 的基本架構示例。通過TileLink驅動程序或接收器接口連接到TileLink互連的每個組件（內核，緩存L1，緩存L2，主存儲器）都可以與其相應的驅動程序或接收器驗證IP代理集成。

如圖所示，當具有獨立緩存的多個內核共享主內存或更高級別的緩存時，可以使用 TileLink 交叉條代理來維護它們之間的緩存一致性。

總結

盡管RISC-V不是第一次嘗試免費和開源處理器IP，但它是第一個大規模地引起業界興趣的嘗試。這為TileLink規范提供了靈活性和開放的方法，產生了巨大的創新和增長潛力。

Synopsys VIP for TileLink 可以毫不費力地集成、配置和定制。

Synopsys VIP 與 Synopsys Verdi Protocol Analyzer 調試解決方案以及 Synopsys Verdi?? Performance Analyzer 原生集成。在 SoC 上運行系統級有效負載需要更快的基于硬件的預硅解決方案?；?Synopsys IP 的 Synopsys 事務處理器、內存模型、混合和虛擬解決方案可在業界最快的驗證硬件 Synopsys ZeBu? 和 Synopsys HAPS? 系統上實現各種驗證和確認用例。

審核編輯：郭婷