FPGA設計：4位計數器代碼及仿真程序

大家好！今天給大家分享的是4位計數器的代碼以及仿真程序。

4位計數器代碼：

module count4(out,reset,clk);
output [3:0] out;
input reset,clk;
reg [3:0] out;
always @( posedge clk)
begin
if (reset) out<=0; // 同步復位
else out<=out+1; // 計數
end
endmodule

4位計數器的仿真程序：

`timescale 1ns/1ns
`include " count4.v "
module coun4_tp;
reg clk,reset; // 測試輸入信號定義為 reg 型
wire [3:0] out; // 測試輸出信號定義為 wire 型
parameter DELY=100;
count4 mycount(out,reset,clk); // 調用測試對象
always #(DELY/2) clk = ~clk; // 產生時鐘波形
initial
begin // 激勵信號定義
clk =0; reset=0;
#DELY reset=1;
#DELY reset=0;
#(DELY*20) $finish;
end
// 定義結果顯示格式
initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out);
endmodule

modelsim仿真結果：

審核編輯：湯梓紅