限制原型驗證系統中FPGA數量的因素

當SoC系統的規模很大的時候，單片FPGA驗證平臺已經無法容納這么多容量，我們將采取將SoC設計劃分為多個FPGA的映射。理論上，采用FPGA設計的一個系統對于FPGA的數量并沒有限制，而且一些FPGA的高手也能夠很順利的將巨大的數字系統設計很好的在多片FPGA系統中實現。

但實際在SoC開發過程中，采用FPGA原型驗證系統平臺的FPGA數量是有限的，當然一般廠商都號稱可以數臺級聯擴展，實現數百臺FPGA的級聯，以實現數百億門的邏輯規模的驗證平臺。

通常，以下幾點將限制原型驗證系統中FPGA的數量：

FPGA與FPGA片間連接：隨著設計被拆分到更多的FPGA上的邏輯映射，FPGA之間的連接通常會增長很多，并且取決于設計及其分區方式，片間連接的信號數量可能會超過給定系統中的可用IO連接，所以高內聚、低耦合的分割策略尤為重要。FPGA片間連接受給定系統中可用FPGA之間連接性的限制。

根據FPGA系統的不同，FPGA片間的連接可以是固定的，也可以在某種程度上是可編程的?？朔﨔PGA間連接的IO數量瓶頸的一種常見技術是使用高速引腳復用方案（TDM），其中多個信號“時間共享”單個IO連接。然而，時域引腳復用需要高速時鐘，由于FPGA之間物理連接的定時限制，高速時鐘可能會限制系統時鐘速率。

信號傳輸：由于FPGA IO焊盤的上信號交互傳播延遲通常遠長于FPGA內的信號傳播延遲，所以FPGA之間的信號傳播通常是整個系統時序關鍵路徑，直接影響系統時鐘速率。整個板上過多的FPGA到FPGA延遲（包括長的信號穩定時間）將減少時序的裕度，并可能限制系統的時鐘速率。由于物理實現，系統中FPGA的數量越多，信號傳播延時問題就越嚴重，尤其是當信號通過多個連接器和連接介質（電纜、其他板）將多個板連接在一起時，接地回路和參考點可能變得無關緊要。

時鐘分布：多FPGA系統中的時鐘同步對其正常運行至關重要。具體而言，驅動來自一個FPGA的時鐘域的信號和來自其他FPGA的時鐘域的信號，這兩個時鐘必須在交換數據的FPGA之間具有最小的偏差，以不違反設置和保持時間，換句話說，不同FPGA上的時鐘必須做到同步。系統隨著FPGA的數量的增加而變得更大，物理實現上時鐘分布可能變得更難，可接受的偏差實現起來更加困難，尤其是在多個板連接在一起的可擴展系統中。

手動分割不同的FPGA：隨著整個系統中FPGA數量的增加，分區變得越來越復雜，手動分區可能完全不切實際。如果分區需要隨著設計的變化而經常修改，這可能會變得特別困難。因此自動分割軟件顯得尤為重要，而自動分割中采取的分割算法的合理性成為一個有競爭的地方。

管理多個FPGA：雖然這個層面不是技術障礙，但整個原型驗證系統中FPGA越多，整個過程就越繁瑣，需要更大的管理工作量。具體而言，在每次FPGA的設計迭代中，可能需要重新處理（合成、放置和路由）多個FPGA，并行處理多個FPGA需要軟件工具的多個工具許可證，否則該過程將變成串行的，需要更長的時間才能完成。此外，每個FPGA需要在引腳分配、時序約束、實現文件、修訂控制等方面進行管理，這增加了整個項目工程管理開銷。

審核編輯：劉清