時鐘寬帶千兆頻JESD204B模數轉換器

作者：Ian Beavers and Matt Felmlee

隨著使用多個模數轉換器（ADC）的高速信號采集應用的復雜性增加，每個轉換器的互補時鐘解決方案將決定系統潛力的動態范圍和容量。隨著新興千兆采樣/秒（GSPS）ADC采樣速率和輸入帶寬的增加，系統分布式采樣時鐘的功能和性能變得至關重要。針對高頻測量的系統解決方案，如電氣測量儀器和多轉換器陣列應用，將需要領先的時鐘解決方案。

集中選擇配套時鐘解決方案對于防止ADC動態范圍受限非常重要。根據輸入帶寬和目標頻率，時鐘抖動可能會限制ADC的性能。轉換器高速JESD204B串行接口的低抖動和相位噪聲、分配相差校正和對準功能都是時鐘屬性，對于最佳系統性能至關重要。

支持具有JESD204B輸出的ADC的多通道、低抖動GHz時鐘解決方案在行業中繼續激增。我們收到設計工程師關于如何為其GSPS ADC選擇合適的時鐘解決方案的問題。以下是有關將時鐘解決方案與特定ADC配對的技術影響的一些常見討論的答案和分析。

在2德·或 3RD奈奎斯特區需要較低的抖動和高速時鐘。時鐘抖動對ADC性能有何影響？

隨著采用GSPS ADC和直接RF采樣的系統中使用更高頻率的輸入信號，時鐘抖動對系統性能的影響變得更加關鍵。固定量的時鐘抖動可能不會對低頻輸入的系統性能施加任何限制。隨著ADC輸入頻率的增加，相同的固定時鐘抖動量最終會對系統的信噪比（SNR）產生影響。ADC的SNR定義為信號功率與ADC輸入端的總非信號功率或噪聲的對數比。

在較高頻率下采樣較快的上升時間信號時，具有已知時鐘抖動量的ADC采樣瞬時將產生更大或更模糊的采樣電壓增量（dV）。這是由于與低頻信號相比，高頻信號的壓擺率更快。圖 1 中可以看到一個示例。

圖1.

在ADC時鐘上看到固定的時鐘抖動（dt）量時，相對于較低頻率的輸入信號，較高頻率的輸入信號將具有更大的采樣電壓誤差dV。這將直接影響ADC的動態范圍能力。

峰峰值和均方根抖動有什么區別？

時鐘信號上的抖動有兩類會影響ADC的性能：隨機抖動（RJ）和確定性抖動（DJ）。確定性抖動來自可識別的干擾信號，其幅度是有限制的。它由所有其他不需要的信號特性（例如串擾、電磁干擾 （EMI） 輻射、電源噪聲和周期性調制（例如同步開關）產生。確定性抖動將在時鐘信號上顯示為雜散信號。這些不需要的信號也會在ADC的數字化頻譜上顯示為雜散信號。

隨機抖動是無限的，并且是高斯幅度。它可以由不太可預測的影響產生，例如溫度和小的半導體工藝變化。如果ADC采樣時鐘上存在足夠的隨機抖動，則可能會提高數據轉換器的噪聲頻譜密度（NSD）功率。每個RJ和DJ根平方和（RSS）的幅度將決定總抖動對ADC采樣時鐘的影響。

典型時鐘信號上隨機抖動幅度的直方圖應具有純正態高斯分布。抖動的任何其他確定性分量都將創建雙峰分布。峰峰值抖動是通過進行大量定時測量并確定絕對最小和最大抖動變化來測量的。隨著測量次數的增加，最小和最大抖動最終將繼續擴大絕對峰峰值。實際測量必須在某個時間點和測量樣本數量上受到限制。因此，絕對峰峰值抖動值不是特別有用，除非它基于具有已知標準偏差的高斯分布。

均方根抖動是高斯圖中一個標準差的值。即使測量的樣本量增加，該值也將保持相對穩定。它還使均方根抖動值比峰峰值抖動更有意義，并且更易于測量。要使均方根抖動具有有意義的幅度，總抖動必須具有高斯輪廓。否則，失真的高斯輪廓將識別存在確定性抖動分量。如果可能，應確定確定性抖動分量的根本原因，并加以緩解或消除。

雖然理想的時鐘信號的所有功率都駐留在單個頻率箱中，但實際時鐘解決方案將具有一定幅度的“相位噪聲裙”。只有隨機抖動的時鐘信號將形成高斯分布。任何確定性抖動都會扭曲理想的高斯輪廓。曲線上任何一點的相位噪聲功率可以從其峰值F開始測量0到F處感興趣的頻率箱0+ Fm.

如何降低ADC輸入時鐘抖動的SNR和NSD？

ADC的NSD是轉換器的主要性能指標之一。NSD定義了以相應的ADC采樣頻率（fS).NSD是ADC滿量程信噪比（SNRFS）的函數，時鐘抖動會下降，奈奎斯特帶寬（fS/2），其中噪聲在整個頻譜中傳播。任何采樣瞬時誤差都會使部分信號功率降低為噪聲。

隨著時鐘抖動的增加，目標采樣信號功率的一部分在快速傅里葉變換（FFT）中分布在其離散頻率箱之外，隨后成為噪聲功率的一部分。這是由于時鐘信號的相位噪聲對信號的采樣瞬時不理想造成的。圖2顯示了一個可視化示例，說明相位噪聲如何“繞過”從頻域中的目標目標信號中流失功率。

圖2.

理想的NSD性能，適用于工作在1 GSPS的ADC，受其均方根編碼時鐘抖動的限制。時鐘的均方根抖動會限制ADC在較高輸入頻率下的動態范圍。

圖3.

要找到ADC的總SNR降級，請計算ADC在目標信號頻率下抖動噪聲功率和公布SNR的和方根。當ADC采樣時鐘抖動足夠低時，SNR模數轉換器= 信噪比退化因為轉換器的內部孔徑抖動和非線性將限制其SNR。相反，抖動增加的采樣時鐘最終將成為ADCSNR性能的限制因素。隨著感興趣的信號頻率更高，這將更加明顯。所有可實現ADC的輸出噪聲受SNR性能的限制。隨著輸入電平的增加或降低，抖動噪聲分量也會相應變化。

ADC的NSD可以根據ADC的滿量程輸入功率減去SNR劣化和噪聲功率（奈奎斯特速率的函數）來計算。這可以從下面的等式中看出。

該圖顯示了一個14位寬帶轉換器，該轉換器在低（<100 MHz）模擬輸入頻率下，通過內部ADC量化和線性度限制為–155 dBFS/Hz的NSD，無論外部均方根時鐘抖動高達200 fs。在這種情況下，系統時鐘抖動將決定較高模擬輸入頻率（>100 MHz）下的NSD性能，具體取決于其均方根幅度。

例如，圖4顯示了具有各種時鐘抖動的14位1 GSPS ADC在寬輸入帶寬上的NSD影響。對10 MHz至100 MHz的信號進行采樣時，即使是200飛秒的相對較高的時鐘抖動也不會明顯損害ADC的–155 dBFS/Hz的NSD性能。但是，當對1 GHz或2 GHz輸入信號進行采樣時，與較低的均方根時鐘抖動相比，時鐘相同的200 fs rms抖動將顯著限制ADC性能。對2 GHz信號進行采樣時，與50 fs的均方根時鐘抖動相比，200 fs的均方根抖動相對于目標信號功率的ADC噪聲將增加12 dB。

圖4.

一些GSPS ADC允許更快的輸入時鐘倍數，可以在ADC內進行分頻，以得出實際的采樣時鐘。在這種情況下，對我的ADC使用更高速率的采樣時鐘有什么好處和缺點？

一些ADC不僅允許以實際采樣速率的1×輸入時鐘頻率，還允許使用更高的多時鐘速率，例如采樣速率的2×、4×或8×。然后，可以將ADC配置為在內部將較高頻率的時鐘分頻為較慢的時鐘倍數，從而將模擬信號采樣到ADC。這種類型的配置有一些好處。

第一個好處是，系統板現在可以使用相同的硬件和時鐘解決方案適應多種采樣率。在這種情況下，只需對ADC進行輕微的軟件寄存器更改，即可使用更快或更慢的采樣速率。例如，使用時鐘速率最高的ADC的電氣測試和測量解決方案（如數字采樣示波器）現在只需觸摸GUI按鈕即可為最終用戶提供多種采樣速率的選擇。這也允許對相同的電路板進行營銷細分，只是軟件構建的差異。提供此功能的兩個ADC是AD9680和AD9234，它們是1 GSPS轉換器，分別具有14位和12位分辨率。

第二個好處是，使用較高的時鐘頻率比使用較低的1×采樣速率時ADC性能更好。較高頻率的時鐘可提供更快的信號壓擺率，因此固有的邊沿更準確，抖動更低。如前所述，較低的抖動時鐘固有地允許較低的NSD和較高的SNR，前提是ADC抖動不是限制性能因素。

第三個好處是無需從時鐘器件和電路板上的路由中增加一個時鐘頻率。這允許系統以更少的時鐘信號倍數運行，并總體上降低了時鐘復雜性。RF時鐘信號可用作某些ADC的輸入，允許在較慢的采樣時鐘下實現內部分頻功能。

這種采樣配置面臨的一個潛在挑戰是需要確定能夠在增加的頻率倍數下實現低抖動的實際時鐘器件。隨著具有更高頻率、性能和通道數的時鐘解決方案的發布并進入新的系統板，這一挑戰得到了一定程度的緩解。然而，對更高采樣速率轉換器和復雜配套時鐘器件的永不滿足的需求有增無減。

如何從時鐘器件獲取頻域相位噪聲圖，并確定特定ADC采樣時鐘頻率的時域均方根抖動？

雖然兩者都描述了相同的現象，但將時鐘的相位噪聲與特定抖動值的相位噪聲聯系起來可能有些違反直覺。雖然兩者是相互關聯的，但工程師需要跨越頻域和時域鴻溝才能相互對應。相位噪聲圖以頻域繪制，而時鐘信號的均方根抖動分量反映為時域值。

時域中的乘法類似于頻域中的卷積。時鐘上的任何相位噪聲裙邊或相位調制雜散噪聲都會卷積提供給ADC的數字化信號。時鐘耦合到采樣輸出的噪聲卷積的電平或幅度如下圖所示。

時鐘信號的相位噪聲圖示例如圖5的頻域所示。x 軸顯示相對于載波的頻率偏移，在本例中為 983 MHz 的時鐘。y 軸是以 dBc/Hz 表示的相位噪聲密度（相對于載波功率的功率，以 dB 為單位，單位為赫茲）。從該圖中可以清楚地看出，當我們從時鐘進一步觀察相位噪聲的頻率時，會產生相對底線，并且增加累積相位噪聲的幅度減小。

圖5.

該圖顯示了頻率為983 MHz的載波時鐘頻率偏移處的相位噪聲，單位為dBc/Hz。根據這些信息，可以得出時鐘抖動。

時鐘信號的均方根抖動可以通過每頻率十進制以分段方式對曲線下的面積進行積分，從相位噪聲圖計算出來。雖然現在有在線計算工具可以計算相位噪聲的抖動，但也可以用幾個數學方程式來完成。

嘗試通過對每個 1 Hz 偏移箱的功率求和來計算確切抖動是不切實際的。因此，通過獲取每個頻率十進程各自的相位噪聲斜率（以端點之間的dB/十倍頻程為單位），可以實現非常接近均方根抖動的近似值。理想情況下，寬帶相位噪聲應積分到等于采樣頻率的大偏移中。但是，為了保持演示計算的界限，我們可以計算典型有線應用中的均方根抖動。讓我們取圖6中的相位噪聲圖，計算983 MHz載波上10 kHz至20 MHz偏移范圍內的抖動。

圖6.

圖5所示相位噪聲的十年分段圖分為三個部分，以計算載波983 MHz頻率在10 kHz至20 MHz范圍內的偏移之間的均方根抖動。

總均方根抖動是兩個感興趣頻率點之間曲線下面積的總和。在這種情況下，近似區域顯示在標記為 A、B 和 C 的三個分段塊中。每個段端點之間的相位噪聲曲線斜率可以很容易地近似，并將用于計算。周期抖動之間的關系，J每，在整個相位噪聲譜中，L（f）可以描述為：

RMS J每在（f2– f1） 的計算公式為：

當L（f）的頻率軸在對數刻度中時，可以使用分段函數來近似相位噪聲。因此，L（f） 可以寫成：

其中 K-1 是分段函數中的段數，b 是十進制起始頻率的相位噪聲幅度，a 是以 dB/十倍頻程為單位的近似斜率，U（f） 是階躍函數。

如果我們將公式3所示的L（f）代入公式2，我們得到：

然后，我們可以用圖 6 圖的每一段的值計算均方根抖動，fc= 983 兆赫：

答：a = –3.44 dB/十倍頻程，從 f = 10 kHz 開始，b = –116.91 dBc/Hz

B：a = –9.75 dB/十倍頻程，從 f = 100 kHz 開始，b = –120.35 dBc/Hz

C： a = –18.58 dB/十倍頻程，從 f = 1 MHz 開始，到 20 MHz 結束，b = – 130.1dBc/Hz

RMS J每= 151 飛秒

最新的GSPS ADC使用JESD204B串行輸出，而不是LVDS輸出的多路復用組。時鐘解決方案如何利用JESD204B幫助將系統內的多個ADC對準單個樣本？

多通道、低抖動GHz時鐘解決方案可以將系統參考定時信號與其每個時鐘輸出配對，如JESD204B規范中名為SYSREF的信號所定義。SYSREF信號是系統內使用的JESD204B鏈路的絕對時序參考。多個儀器、傳感器陣列和雷達系統需要多個 （2， 4， 8， 16 ...100s）的同步ADC，其時間對準在盡可能少的樣本內。對于這些類型的應用，時鐘解決方案的時序靈活性對于將SYSREF信號糾偏和對齊到每個相應的ADC時鐘是非常寶貴的。

圖7.

多個時鐘輸出對可以相對于彼此以及它們相關的伴隨SYSREF信號在相位上偏斜。粗序和精細時序調整都允許時鐘和SYSREF在ADC陣列之間同步。

具有 16 個 ADC 的系統可能需要四個獨立的電路板，每個電路板使用四個 ADC，并通過電背板間接連接在一起。根據它們彼此之間的空間位置和路由之間的偏斜，每個ADC可能會在不同的時間點看到其相對采樣時鐘邊沿時刻。

在某些情況下，時鐘和相關SYSREF需要與每個ADC的同一時間點對齊。在其他系統中，時鐘相位需要故意錯位，以考慮ADC陣列之間的輸入信號相位差。對于兩個或四個ADC的交錯，時鐘可能需要反轉或相位調整，以達到特定的90°增量。在任何情況下，JESD204B時鐘解決方案都可以在每個ADC時鐘和SYSREF對之間提供獨立的偏斜能力，以實現采集系統的目的。

圖8.

對于JESD204B ADC和DAC，新的時鐘芯片解決方案可以將多個輸出對齊到單次或周期性SYSREF信號。此功能可以消除由于ADC采集時刻和時鐘源之間的空間時鐘路由延遲而導致的飛行時間差。

GSPS ADC有哪些可用的時鐘解決方案？

GHz時鐘解決方案的相位噪聲或時域抖動將是選擇GSPS ADC時鐘源的主要性能因素。對于那些需要大量ADC的采集系統，最好的時鐘解決方案還需要提供許多輸出通道來分別驅動其編碼速率。次要性能方面是使用JESD204B鏈路中的系統參考參數的同步能力，這將進一步提高時鐘系統的功能。

AD9525在3.3 GHz頻率下提供7個輸出時鐘對，均方根抖動僅為50 fs，專用同步輸出可在JESD204B接口框架內用作SYSREF。AD9528在1 GHz頻率下提供7個輸出時鐘對，但也提供伴隨的SYSREF信號，而不是每個時鐘對的相差校正信號，以在單個采樣校準脈沖內對齊相應的ADC。HMC7044是一款高性能3 GHz 14輸出抖動衰減器，支持JESD204B SYSREF。

結論

最新的高帶寬和寬帶ADC要求其編碼時鐘相位噪聲和抖動幅度不斷減小。雖然可以選擇許多時鐘解決方案與這些高頻ADC配合使用，但那些具有足夠低的相位噪聲（用于目標帶寬）并能夠同步許多ADC的解決方案可提供最佳解決方案。

典型時鐘解決方案的相位噪聲圖可以轉換為時域，以確定其均方根抖動和對ADC動態范圍的潛在影響。高級時鐘解決方案的另一個優勢包括在JESD204B框架內獨特的SYSREF到時鐘信號對糾偏。GSPS ADC配套時鐘組件的關鍵選擇可能會根據目標采集信號頻率來維持或降低ADC的性能。

審核編輯：郭婷