香山處理器“南湖”DFT設計范例

香山處理器的第二代微架構，南湖微架構，引入了L3 Cache，可配置多核形態，我們完成流片的是雙核版本的南湖。較第一代雁棲湖，設計規模在大幅膨脹，主頻也從1.3GHz提升到2GHz。規?；髮FT設計及物理實現都造成新的挑戰，我們的設計方法學也需要與時俱進。

同時南湖微架構的產品化改造(南湖V2)，我們以工業級產品的要求對南湖微架構進行更加細致的驗證與優化。產品化改造中核心是PPA(Performance『性能』、Power『功耗』、Area『面積』)，我們在實現更高性能、更低功耗、更小面積上不斷地尋求最佳路徑。而在定位量產的產品化改造中，DFT(Design For Test)更是一個繞不開的規格，在雁棲湖微架構上，我們已經落實了一版基本的DFT方案;在南湖V2架構上，我們基于PPA對DFT方案進行了更加細致的優化。

本文整理出“南湖”的DFT設計范例，同樣包括了生產測試規格、DFT設計規格、DFT設計數據對比及測試數據預期，給各大開發者作一個參考。

1. 生產測試規格

“南湖”是純數字電路，由時序邏輯、組合邏輯、Memory組成;設計范例考慮常規soc芯片所需要的生產測試規格，若芯片有更高的測試要求(如車規芯片)，可自行增加測試規格及對應的電路開發。

2. DFT 設計規格

“南湖”仍是采用結構化的DFT，可以通過EDA工具快速對design插入DFT電路以實現敏捷開發;“南湖”較“雁棲湖”DFT相關電路進行了精細化的調整，“南湖”包含的結構化DFT電路如表所示：

2.1 雁棲湖和南湖的DFT電路對比

南湖相比于雁棲湖，最大的改動是MBIST調整為基于Sharedbus以減少Mbist Controller的數量，edt channel不再以pin-muxed的方式集成，而是通過SSH(Streaming Scan Hosts)對edt進行內部集成，整芯片形成一張Streaming Scan Network，以下兩圖展示兩代DFT電路架構的差異：

圖1 雁棲湖的DFT電路架構

圖2 南湖的DFT電路架構

南湖因SSN規格的引入，DFT端口較雁棲湖相比也進行了優化。不變的是南湖還是會通過基于IEEE1687協議的IJTAG配置網絡對MBIST、EDT、OCC以及其他DFT的靜態信號進行控制。dft_se/edt_update由SSH(Streaming Scan Hosts)本地化生成，edt channel成為了內部連接信號，因此調整edt壓縮比導致的edt channel數發生變化以及增加減少edt數量均不再影響模塊端口，我們稱其為Real Hierarchical Design。

雁棲湖和南湖的DFT新增端口差異如下表所示：

2.2 DFT設計流程

“南湖”微結構設計是基于chisel語言開發，Chisel作為一種全新的高級硬件描述語言，相關的工具鏈生態還比較薄弱;因此Chisel支持編譯成RTL以兼容傳統的芯片開發流程包括綜合、DFT設計以及基于UVM框架的驗證等等。

Chisel由編譯器編譯出來的RTL，自然也非常利于工具解析，規避掉很多語法識別問題，這個可以更好地支持DFT RTL Flow;MBIST等邏輯在rtl flow進行，大部分情況下可獲得更好的PPA指標。設計范例中選取了與綜合工具配套的SCAN工具，可以在綜合環境當中完成Scan Insert，以應對帶物理信息的綜合流程。而業界當中也有很多設計采用DFT Gate Flow，這也是完全沒有問題，下圖為大致的DFT設計流程示意圖：

圖3 DFT設計流程

3. DFT 的集成與設計

從“南湖”開始，我們在代碼設計中加入了一些DFT相關接口，便于開發者實現更加具有競爭力的DFT方案。其中DFT相關接口包括ATPG測試相關接口以及MBIST測試相關接口。

開發者在基于南湖微架構實現DFT方案的時候，需要清晰地知道相關接口的集成方式，以便保證具體DFT設計的正確性且能達到預期覆蓋。

3.1 時鐘樹設計及測試時鐘

隨著處理器主頻不斷提高，邏輯規模不斷地增大，時鐘網絡的分布也越來越大、規模不斷增加，由此帶來芯片時序收斂及功耗優化的壓力凸顯?！澳虾钡臅r鐘樹設計上，采取了H-Tree的時鐘樹設計，來降低芯片時鐘網絡功耗并克服巨大時鐘網絡分布受片上工藝偏差(OCV，On Chip Variation)影響而帶來的時鐘偏斜(clock skew)，從而加速設計時序收斂。

圖4 南湖的時鐘樹設計

DFT的時鐘網絡設計上也進行了修改，一方面來應對H-Tree的時鐘樹網絡，另一方面是適配新引入的SSN規格：

圖5 南湖的DFT時鐘網絡設計

其中CLK_COPY_GEN與H-Tree末端TAP點、與OCC的連接關系如下圖所示：

圖6 CLK_COPY_GEN的電路連接關系

“南湖”主時鐘頻率為2GHz，ssn_bus_clk頻率設定為200MHz，EDT及模塊寄存器shift頻率設定為100MHz。

3.2 復位的DFT可控處理

南湖采用異步復位、同步撤離的復位電路結構，功能模式僅在低頻時鐘下進行復位撤離。復位模塊在代碼設計中加入以下DFT可控電路，以便于復位操作及滿足SCAN DRC。后續功能模式將支持高頻復位及撤離，復位dft可控電路結構也會持續演進。

圖7 復位的DFT可控處理

其中dft_mode、scan_mode由IJTAG集成，dft_lgc_rst_n復位信號加入了測試點處理，以滿足pattern retarget的規格實現。

3.3 ATPG接口信號處理

考慮到ATPG測試的一些需求，南湖微架構設計中加入與ATPG測試相關的DFT接口。

以下為ATPG DFT信號列表：

dft_mode/scan_mode/dft_lgc_rst_n

參考南湖復位的DFT可控處理

dftcgen/dft_mcp_hold/dft_l3dataram_clk/dft_l3dataramclk_bypass

圖8 L3 Dataram的時鐘門控處理

南湖微架構在L3 dataram時鐘上進行了分頻門控處理，代碼設計上對該結構也進行了DFT可控處理。

dftcgen連接的是集成門控的TE端，該信號在scan shift階段保證有效，scan capture階段由測試點控制打開/關閉，可有效測試門控本身及支持stuck-at ATPG的ram sequential向量生成。

dft_mcp_hold可以強制關閉門控以在at-speed ATPG的時候阻止multicycle paths帶來的X-pollution。

若STA約束對L3 Dataram的輸入設置hold multicycle，設計范例將dft_l3dataram_clk掛載在低頻的OCC上，利用兩個OCC之間的hold multicycle來實現L3 Dataram的stuck-at ram sequential向量生成。

dft_ram_hold/dft_ram_bypass/dft_ram_bp_clken

南湖微架構采用基于sharedbus的MBIST設計方法，EDA生成的Mbist Controller和sharedbus接口對接，不再對Memory周邊插入MBIST及支持ram sequential的電路處理。因此南湖微架構設計中進行了支持ram sequential的信號處理，有3個dft信號dft_ram_hold/dft_ram_bypass/dft_ram_bp_clken送到sram_array上。

我們約定在sram_array模塊中讓用戶例化真實SRAM。在例化真實SRAM的時候可以參照以下電路自行加入相關DFT可控邏輯，其中mbist_selectOH(~dft_ram_hold)在sram_array中對sram的片選鉗位處理是必須的，保證scan shift的時候RAM處于片選無效，而ram bypass logic則是可選。ram bypass logic的加入可以進一步提高memory shadow logic的覆蓋率，但也對memory周邊時序產生負影響，用戶可以根據產品的測試需求來權衡。設計范例中對sram_array均加入ram bypass logic處理。

圖9 sram_array的DFT處理

3.4 MBIST集成與設計

基于南湖微架構中的Cache結構，結合對Memory測試定位便利性及測試時間的均衡，sharedbus對CPU整系統的MBIST總線劃分如下：

圖10 南湖MBIST總線劃分

Mbist總線接口具體層次如下列表所示：

MBIST總線(綠色部分)在南湖微架構代碼中落實

MBIST Controller(藍色部分)通過EDA工具插入與MBIST總線對接

DFT設計范例基于雙核版本的南湖微架構，共設計了8組MBIST總線，對應8個MBIST Controller，相比于雁棲湖，MBIST Controller大幅減少。

3.4.1 Sharedbus相關文件配套

Sharedbus相關文件配套包含描述MBIST總線接口到Memory映射關系的csv格式文件;該文件可以直接文本打開或者通過excel打開：

MBIST_L1.csvMBIST_L2.csvMBIST_L3S0.csvMBIST_L3S1.csvMBIST_L3S2.csv

MBIST_L3S3.csv

Sharedbus相關文件配套也提供了轉換腳本通過csv文件轉換成主流EDA工具的MBIST輸入件，以實現MBIST設計流程的高度自動化：

MbistIntfTcdGen.py –csv MBIST_L1.csvMbistIntfBuscfgGen.py –csv MBIST_L1.csv

3.4.2 L3 Dataram的讀寫Latency

南湖L3 cache 中的BankData RAM/DataEcc RAM工作在分頻時鐘下，Mbist測試模式通過mbist_readen/mbist_writeen進行門控控制，電路結構如下：

圖11 L3 Dataram的時鐘門控處理

MBIST Controller對mbist_readen/mbist_writeen進行隔拍發送。L3 Dataram的MBIST讀寫時序如下圖波形所示：

圖12 二分頻的sharedbus讀寫時序

從MBIST Controller發起讀使能開始，控制器需要過多少拍之后才去采集有效的mbist_outdata，這里涉及到Read Total Cycles的計算。下圖展示了Read Total Cycles的構成：

圖13 Read Total Cycles計算

3.4.3 超大寬度Logical Memory的mbist_selectOH處理

sharedbus總線為了控制面積，mbist_data寬度最高限制在256，不過設計當中有一些Logical Memory的數據寬度超過了256(如PTW_L3_RAM寬度達到1380);在sharedbus設計對這類Logical Memory進行拆分，使用mbist_selectOH信號進行Mbistarray區分;sharedbus設計中有以下電路將mbist_selectOH信號送到sram_array上：

圖14 超大寬度Logical Memory的mbist_selectOH處理

mbist_selectOH功能模式下默認值為全1。

在sram_array中是實例化SRAM同時，使用mbist_selectOH對Memory寫使能/片選進行與門鉗位。

mbist_selectOH信號也被復用為(~dft_ram_hold)

3.4.4 Memory Repair

設計范例中L3 Slice中的BankData RAM和DataEcc RAM均使能了Redundancy，DFT對存在Redundancy的SRAM進行MBISR(Memory Built-In Self-Repair)電路設計以謀求在量產測試中提高芯片良率。EDA工具可以在Sharedbus架構下自動完成MBISR相關的電路生成。MBISR在整芯片的集成架構如下圖所示：

圖15 整芯片MBISR集成架構

3.4.5 MBIST設計數據

Cache Size及MBIST規格數據對比：

圖16 雁棲湖與南湖面積增長對比

如上圖雁棲湖與南湖面積增長對比，公平起見，南湖Pre DFT不包含sharedbus邏輯，Post DFT均為實現完全DFT規格后的綜合面積(包括ijtag、mbist、occ、edt、scan replacement、scan stitching的面積增長)，其中南湖Post DFT還包括SSN相關電路。

雁棲湖與南湖XSTile的Instances規模相當，兩者面積進行對比

DFT面積增長從21.3%優化到12.7%受益于工藝制程，整體面積降46.6%

對比XSTile與XSTop，Cache Size越大，Sharedbus架構收益更明顯

由于Sharedbus架構，組內memory串行測試帶來測試時間增長，但MBIST測試時間并不是測試時間占比大頭，這部分后續通過ATPG向量優化把整體測試時間降下來。

3.5 集成與設計

采用全掃描電路，南湖采取層次化的設計，XSTile與XSTop分別插入掃描鏈。

不同scan chain長度盡量保持平衡

為了方便timing收斂，一條scan chain上只對應同一個功能時鐘域，鏈尾統一加上LOCKUP

Scan shift頻率從雁棲湖的48MHz提升到100MHz

shift_capture_clock為ssn_bus_clk的generate clock，scan enable由SSH本地化生成

模塊使能wrapper chain，加入wrapper cell原則為share first，reuse_threshold閾值設置為20

模塊wrapper cell統計，物理實現需關注被加入Dedicate Wrapper Cell的功能接口時序：

時鐘、dft相關端口不加入wrapper cell

3.6 集成與設計

南湖整體的EDT/SSH的集成框架如下圖所示：

圖17 南湖EDT/SSH集成框架

針對XSTile的輸出SSN DataPath進行bypass處理應對XSTile掉電隔離

SSN DataPath在模塊接口均加入Pipeline

使能On-chip Compare

XSTop/XSTile的SSH Nodes加入On-chip Compare電路便于Partical good die的測試分bin及indentical cores(XSTile)的測試向量優化;edt output channel影響Expect/Mask的數據量，edt output channel需盡量少。

SSH工作頻率為200MHz，由外部時鐘ssn_bus_clk輸入，EDT工作頻率為100MHz

edt_update由SSH本地化生成，edt_clk為ssn_bus_clk的generate clock，SSH中使用stdcell庫提供的clock shaper cell便于簡化時鐘約束及CTS時鐘處理。

圖18 clock shaper cell的電路結構

Clock shaper cell由兩個latch以及一個mux組成，可以很好地實現分頻時鐘的生成以及保證時鐘占空比：

圖19 clock shaper cell的電路時序

每一個block設計兩個EDT，1個SSH

普通scan chain、reserved chain壓縮到int edt當中occ chain、gt_se_chain、sti chain、wrp chain壓縮到wrp edt當中，同時壓縮到int edt當中模塊edt chain/channel設置，SSH 的bus_width設置：

對EDT的Compactor進行打拍，避免組合邏輯深度過深

兩個EDT的channel均集成到SSH當中

EDT使能lowpowershift，min_switching_threshold_percentage設置為15(翻轉率)

3.7 Streaming Through IJTAG

LPCT(Low Pin Count Test)是增強板級定位的測試手段，同時也可以服務于芯片的裝備測試。Low Pin Count Test顧名思義是用極少的管腳數量完成芯片的測試，常見于通過IEEE 1149.1協議的JTAG接口完成LPCT，因為功能模式和DFT模式都會使用JTAG接口，可以很好地復用。使用pin-muxed集成edt的方式，需要額外地加入LPCT Controller及相關連接才能實現LPCT，通過SSN的方式集成edt，其架構本身則利于LPCT的實現，在SSH內部IJTAG接口可輕松地對bus_clk/bus_data完成接管，我們稱之為Streaming through IJTAG，結構如下圖所示：

圖20 Streaming Through IJTAG

Scan data通過TDI、TDO移進/移出，shift_capture clock通過TCK實現

借助于現有的IJTAG網絡，完成TAP到ScanHost nodes的scan data傳遞

OCC需要支持inject tck

支持internal 及external capture

支持測試所有的ATPG fault models

模塊正常生成的Retargetable Pattern可以重定向成LPCT的測試Pattern

支持同時測試所有的ScanHost nodes

3.8 設計數據

靈活的Pattern Retarget粒度

設計中通過合理分配OCC、SSH、EDT、Wrapper Chain所插入的位置，以實現XSTile、XSTop獨立的Retargetable Pattern生成，或者以XSTop flatten為粒度進行Retargetable Pattern生成

ATPG Data Pin-muxed vs SSN

在進行基于SSN的ATPG設計數據收集同時，我們對pin-muxed集成方式進行對比。在pin-muxed集成方式下，edt的input channel與output channel保持和SSN一致，XSTile的edt input channel采用信號廣播的方式進行集成。Pin-muxed/SSN的集成方式下，SCAN所占端口資源對比：

Pin-muxed/SSN的ATPG覆蓋率及向量數對比：

覆蓋率具體情況：

unwrapped模式下的Stuck-at向量對比：

圖21 unwrapped模式下的Stuck-at向量

unwrapped模式的Transition向量對比：

圖22 unwrapped模式下的Transition向量

對于XSTop Only在edt channel明顯少于SSN bus的寬度情況下，在向量數上有明顯的優化;對于XSTop Only以及XSTop Flatten的SSN ATPG Generation，共啟動了3個SSH Nodes，各SSH Nodes間的Capture會對齊，從ATPG數據上看UC+UO的比例稍微比Pin-muxed的ATPG多一點點，但整體差異并不大。

基于SSN的ATPG向量機制

SSN Bus如同一個管道，SSH如同開關閥門，Scan data如同管道中的水流向每一個模塊當中。管道帶寬Bandwidth=Bus Width*Bus Frequency，在IO資源(Bus Width)有限的情況下，通過提升Bus Frequency來增加管道帶寬。因此南湖當中SSN bus設定為200MHz。SSN Bus的邏輯和時鐘均與功能邏輯解耦，placement和cts均可DFT自己控制，200MHz的時序收斂相對來說風險可控。

圖23 SSN Bus Bandwidth

SSN bus當中的Scan data，有區別于傳統ATPG的普通激勵，其格式為Packet-based，普通的Packet Format中帶有模塊標記，以便于對應模塊的SSH將Packet payload卸載到EDT當中，具體格式如下所示：

Packet Format：I，其中I表示ScanIn

普通的Packet Format常用于測試non-identical core，下圖展示Packet-based數據如何通過SSN bus送到對應的EDT當中：

圖24 Normal SSN Packet Formats

當我們使用On-chip Compare模式測試identical cores的時候，Packet Format會發生變化，如下圖所示，例子中為6個identical cores，status groups分為a、b兩個group，Packet data中除了ScanIn之外，還有Expect、Mask 、Status，因此Packet Format中input time slots有I、E、M這幾個labels，output time slots有status groups的labels。

圖25 SSN Packet Formats When Using On-chip Compare

基于SSN的ATPG向量收益

SSN較傳統Pin-muxed的集成架構上發生了比較大的變化，且SSH增加了電路面積，這塊的代價肯定希望可以換來收益的。傳統的Pin-muxed集成方式下，scan enable為全局信號，因此在ATPG向量上各模塊的capture必須對齊，shift cycle比較少的模塊需要加入Padding cycle補齊。

圖26 Pin-muxed Retargeting with aligned capture

在SSN集成方式下，scan enable為SSH本地生成，wrapper cores在retargeting的時候可以獨立shift/capture。值得注意的是，在IDDQ向量以及多個SSH Nodes一起ATPG Generation的時候，多個SSH Nodes之間的Capture還是會對齊。

圖27 SSN Retargeting with independent shift/capture

獨立shift/capture帶來幾個好處：一個可以減少wrapper cores間因shift cycle不一致而導致產生的padding cycle，在SSN Retargeting的時候可以靈活地進行Bandwidth tuning;另外一個是錯開capture時刻點可以降低capture的峰值功耗，從而減輕IR drop。傳統Pin-muxed集成方式所完成的ATPG，測試時間容易因為某個模塊的Test cycle特別多而成為瓶頸，實際上造成了帶寬的浪費;下圖展示通過SSN Retargeting的Bandwidth tuning，可有效降低整體測試時間。

圖28 Traditional hierarchical ATPG retargeting

圖29 Bandwidth tuning during SSN retargeting

而對于設計中存在多個identical cores，SSN Bandwidth tuning的作用有限，此時我們可以通過on-chip Compare來減少測試時間。盡管indentical core(XSTile)的SSN DataPath是串接起來的，在On-chip Compare模式下也可以將同一份Scan data廣播到每一個indentical core，數據比對通過identical cores中的sticky bit本地完成。

圖30 non-identical cores SSN ATPG Test

圖31 identical cores Test in On-chip Compare Mode

但由于On-chip Compare的ATPG向量方式和普通ATPG向量不太一樣，診斷流程也有所差別，是否可直接診斷受test_setup當中的on_chip_compare_contribution以及status group的分組影響，在向量開發的時候需要額外注意。

4. 眾核香山處理器Pin_muxed vs SSN

從上一章節的SSN ATPG向量收益來看，SSN的優勢更多地發揮在整芯片集成上;為了進一步地比對，本章節構造了一個眾核版本的香山處理器，從整芯片集成的角度去分析兩個技術上的差異。眾核香山處理器基于雙核南湖微架構作為CLUSTER，由8個CLUSTER組成tile-base design，65個可供SCAN復用的GPIO，IO最高測試速率100MHz，分別用Pin-muxed和SSN方式完成SCAN集成。

4.1 Pin-muxed集成

受限于IO資源，Pin-muxed的集成不能支持所有CLUSTER同時進行測試，IO復用我們設置3個reuse group，其中將8個CLUSTER的intest，分兩次進行測試，reuse group如下表所示：

Pin-muxed的集成示意圖如下圖所示(受限于篇幅，圖中沒有畫出XSTile)：

圖32 眾核香山處理器的Pin-muxed集成

4.2 SSN集成

南湖微架構當中的SSN bus為200MHz，而IO最高測試速率為100MHz。針對此，我們在同等帶寬下，對Bus Width和Bus Frequency進行互換。在SSN Bus的輸入，我們利用BusFrequencyMultiplier將32 Bus Width*100MHz轉換成16 Bus Width*200MHz;又在SSN Bus的輸出，利用BusFrequencyDivider將16 Bus Width*200MHz轉換成32Bus Width*100MHz。加上ssn_bus_clk，SCAN的IO復用也是65個?；赟SN的集成方式，可以對所有的CLUSTER同時進行測試。ssn的集成方式如下圖所示(受限于篇幅，圖中沒有畫出XSTile)：

圖33 眾核香山處理器的SSN集成

從Pin-muxed及SSN的集成方式對比可以看出，Pin-muxed的測試并行度受限于IO資源，而SSN則不受影響，具有很好的擴展性;SSN可以實現模塊間更少的信號交互，頂層集成更加地清晰。

4.3 Pin-muxed與SSN的測試時間

在測試時間上，SSN集成方式可以做得更優，這樣可以有效地降低測試成本。在此，我們選取兩種集成方式的兩個Test Group進行比較，先列出兩個Test Group的測試內容：

Test Group的Stuck-at/Transition測試時間統計如下：

首先SSN的Retargetable Pattern可以拆得更細，提高向量開發并行度，縮短向量開發周期;在最終整體測試時間上，SSN的測試時間也僅是Pin-muxed的55.7%。

再對比于3.86Million Instances的雁棲湖stuck-at+transition需要434.4ms完成測試，而8個CLUSTER共63.2Million Instances的南湖微架構眾核香山處理器stuck-at+transition僅需要283.4ms完成測試，這是測試頻率提升及集成架構優化帶來的收益。

4.4 SSN的擴展性

常見的商業CPU，通常一個CLUSTER帶4個Core，在SSN的集成上較于雙核，只需要把增加兩個Core的SSH Nodes串接起來即可，也不需要改變外部接口，憑借On-chip Compare測試，整體測試上從16 Core到32 Core，測試時間并不會發生明顯的變化。

圖34 四核南湖微架構的SSN集成

在chiplet的2.D封裝集成上，Intel給出用了利用SSN完成die-to-die SCAN集成的示例：

圖35 2.5D die-to-die的SSN集成

對于3D IC的垂直堆疊，行業標準上IEEE 1838定義了新的3D-DFT標準用來測試堆疊芯片。IEEE 1838當中FPP(Flexible parallel port)提供了并行的測試訪問接口，而利用SSN來完成FPP的集成，也是很好的解決方案。

圖36 IEEE 1838 schematic overview

另外，SSN結合Serdes高速接口(1149.10 HSIO )及高速數字機臺，用更少的IO、更快的速率實現高帶寬的SCAN測試。下圖為愛德萬展示1149.10+SSN結合的電路架構：

圖37 1149.10+SSN

5. 測試數據預期

Broadcom在使用SSN集成上提供了一些實測數據，也希望香山處理器在實測當中也可以達到類似的效果。Broadcom在shmoo test中顯示，在測試同等數量cores的情況下，SSN相比于Pin-muxed可以獲得30mv的Vmin收益。上面的章節也提到，SSN可以讓每個Core實現獨立的capture來降低capture的峰值功耗，從而減輕IR drop。

圖38 SSN ATPG Test Shmoo

因為on chip compare測試不需要將數據cycle-to-cycle地移到SSN output上比較，不受IO速率和機臺數據抓取速率瓶頸的影響，shift時序收斂與實測可以Match上。

圖39 SSN On chip compare Vmin

審核編輯：湯梓紅