密度提升近3倍，高NA EUV光刻機有何玄機

電子發燒友網報道（文/周凱揚）到了3nm這個工藝節點之后，單靠現有的0.33NA EUV光刻機就很難維系下去了。為了實現2nm乃至未來的埃米級工藝，將晶體管密度推向1000MTr/mm2，全面投入使用高NA EUV光刻機已經勢在必行了。據了解，一臺高NA EUV的光刻機成本就可能達到3.2億美元，這樣一個天價的光刻系統究竟能帶來哪些優勢，又存在哪些挑戰呢？

從今年發布的不少新品來看，即便工藝沒有太大的變化，芯片的性能仍在穩步提升，有的是從架構上找到了創新，有的選擇了改善帶寬之類的性能。但我們也都能看出，其中有一部分產品選擇了走大規模的路線，比如蘋果的M1 Ultra。這種方式雖然增加了功耗，但對于那些對功耗并不敏感的產品來說，似乎也是可行的一種思路，那么我們真的有必要用到更貴的高NA EUV光刻機進一步提升密度嗎？

這個問題的答案其實不言而喻了，英特爾、臺積電等晶圓廠提前預訂的高NA EUV光刻機訂單已經證明了它的重要性。歸根結底還是我們的晶體管密度需求仍在不斷攀升，但我們需要明白這個需求并不是線性增長的。

新世紀的20年代，很可能成為深度技術發展的黃金十年，比如邊緣AI芯片、基于CMOS的NIR/SWIR成像器、光電集成的片上激光雷達等等。你可以說推動工藝發展最大的功臣是智能手機芯片，但其他應用對高密度的需求同樣不可小覷，因為這對它們來說也就意味著更高的存儲容量和帶寬、更高的算力。

如今的深度學習在大規模模型的爆發下，所需算力每幾個月就會翻一番，但現在能效比已經成了優先級更高的指標，要想同時滿足性能和算力的話，主要方法有四種：一是換一種系統級計算架構，比如DSA架構；二是充分利用3D設計，也就是我們常說的3D封裝和堆疊技術；三是從晶體管架構上創新，譬如納米管、納米片、CFET和原子溝道等；第四個則是目前看來最快捷的一條路線，通過光刻技術的發展直接提升密度。

固然高NA EUV光刻機能夠讓我們挺進下一工藝節點，但它帶來的好處并不只是增加晶體管密度。先從技術價值上來說，0.55的大數值孔徑與0.33相比，可以實現尺寸減小2/5的特征圖形，將密度提升2.9倍。其次，高NA EUV光刻機帶來了更高的成像對比度，從而極大改善線寬均勻性，在更少的光刻膠劑量下實現更少的條紋變化。

光刻機晶體管密度的變化趨勢 / ASML

對于使用光刻機的晶圓廠來說，以上的優勢減少了多重光刻的需要，也減少了光刻膠的劑量使用，從而降低了整體成本。其次，由于工序的簡化，曝光后光刻膠圖形邊緣與設計圖形之間的邊緣放置誤差也一并減少了。這也一并導致了掩膜處理周期的減少，極大提高整個晶圓廠的運轉效率。

既然高NA EUV光刻機有這么多好處，ASML為何還不加快進度將其造出來，而是要等到2024年才能出貨呢？答案是目前看來，這類光刻機的制造和應用都面臨著不小的挑戰，以至于在2025年大規模投入都存在一定阻礙。

0.33NA之后所需的光刻膠厚度 / IMEC

我們先從光刻膠說起，高NA EUV光刻機需要用到更薄的光刻膠，比如小于20nm，這樣才能維持2：1這一理想的線高寬比。否則因為更大的厚度，就會超過這一比例，在曝光階段容易因為重心變化引發光刻膠塌陷。除了需要超薄、超高分辨率的光刻膠，還要考慮引入的隨機效應，這種隨機效應會導致不必要的失效和特征圖形粗糙度，從而影響到芯片的性能，甚至可能會使整個系統失效。

再者就是高NA EUV光刻機需要用到的新光掩膜，光掩膜對于芯片的制造來說至關重要，因為它的明暗區域內保存著設備成品所需的設計布局信息。隨著特征圖形尺寸的減小，與理想光掩膜之間的偏差對最終晶圓圖案的影響也在增加。

為禍作亂者之一就是光掩膜的3D效應，比如EUV中，光線以6°的入射角擊中光掩膜，以此產生的反射可能會產生屏蔽，從而因為光掩膜的緣故在晶圓上產生成像誤差。所以必須開發新的變形光掩膜技術及規范，才能減輕3D效應帶來的影響。

在更高的芯片性能需求下，轉向高NA的EUV光刻機已是必然，這類光刻系統也能徹底釋放現代晶體管結構創新的潛力，引領我們走向埃米時代。但我們也不能就此忘記剛引入EUV光刻機時的教訓，3年后ASML的高NA EUV實現高密度已經是定數，但良率和產量問題才是這套系統交付后最大的問題。

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