什么樣的Verilog代碼風格是好的風格？

寫代碼是給別人和多年后的自己看的。 關于Verilog代碼設計的一些風格和方法之前也寫過一些Verilog有什么奇技淫巧？

模塊化設計

把所有的代碼都寫到一個模塊里，也不是一個好的風格。 積累自己的小IP，在芯片設計階段，就將功能模塊劃分仔細，劃分清楚，可復用的功能做成一個可參數化IP。搭建起你的數字積木。

對齊

把編輯器設置成tap自動替換成2/4個空格。 用空格對齊代碼，提高代碼觀賞性。

 //case0
 input                   clk;
 input                   rst_n;
 inout                   in;
 output       [6:0]      out;
 //case1
 input                   clk     ;
 input                   rst_n   ;
 inout                   in      ;
 output       [6:0]      out     ;

連分號也要對齊的對齊狂魔，大可不必，徒增功耗。 關于提高Verilog代碼編寫效率的Gvim插件本訂閱號之前也分享過，I/O端口按如上所示風格編寫好后，直接可以生成端口列表。直接寫assign和always塊語句，也可以直接生成定義。省去手動定義的麻煩。

括號

用括號將表達式的條件括起來，讓層次關系更清晰，一些情況不括起來功能上也沒有問題，但是會引起閱讀者的歧義和可讀性差。善用括號，避免閱讀歧義和工具理解歧義。

assign flag = cnt == 2'd1 && (mode != 2'd1 && (|v_shift) || cnt2 < 8'd15);


assign flag = (cnt == 2'd1) && ((mode != 2'd1) && (|v_shift) || (cnt2 < 8'd15));

能少寫則少寫

always @(posedge clk or negedge rst_n) 
begin
    if(!rst_n) begin
        out <= 0;
    end 
    else if(en)begin
        out <= in;
    end
    else begin
        out <= out;
    end
end


always @(posedge clk or negedge rst_n) begin
    if(!rst_n) 
        out <= 0;
    else if(en)
        out <= in;
end

只有單行語句可以省略去begin-end，一個always塊只對一個變量操作。else分支如果是保持的話，可以省略。還有begin的位置...，能少寫一行算一行。 注意，在組合邏輯中else分支不寫會產生鎖存器，寫成了保持就是組合邏輯環，這一點要和時序邏輯分開。時序邏輯中else分支不寫代表保持。

 always @(*)begin
     case(in[1:0])
         2'd0 : data[1:0] = 2'd0;
         2'd1 : data[1:0] = 2'd1;
         2'd2 : data[1:0] = 2'd2;
         default : data[1:0] = 2'd3;
     endcase
 end

case語句也一樣，不寫default分支會產生鎖存器，如果case中的所有情況都達到，就可以不用寫default分支，但在ASIC設計中可能工具會報lint，所以這樣的寫法是最完美的。

FSM

狀態機采用三段式



小Tips，在寫狀態機時，將第二段需要保持狀態循環的狀態寫法，寫成這樣的寫法，可以省去很多else的分支。 萬物基于狀態機——狀態機大法好

assign語句慎用

assign語句+三目運算符/與或門邏輯慎用

 assign data_out[5:0] = data_vld0 ? data0[5:0] :
     data_vld1 ? data1[5:0] :
     data_vld2 ? data2[5:0] :
     data_vld3 ? data3[5:0] : 6'b0;
 
 assign data_out[5:0] = ({6{data_vld0}} & data0[5:0])
     | ({6{data_vld1}} & data1[5:0])
     | ({6{data_vld2}} & data2[5:0])
     | ({6{data_vld0}} & data3[5:0]);

這兩種寫法一個帶有優先級另一個不帶優先級，本身沒什么問題。不過覆蓋率的expression中會將這個表達式中的所有條件滿足與否列出來。 其實很多情況是不可能出現的，比如這幾個vld同時1，data為0的情況組合，但是這就需要designer一個個去waive掉，然后寫出原因，選擇的語句少了還好，但是如果非常多，waive起來工作量還是很大的，徒增功耗。 這樣的問題可在開發階段就避免。

 always @(*)begin
     if(data_vld0) 
         data_out[5:0] = data0[5:0];
     else if(data_vld1)
         data_out[5:0] = data1[5:0];
     else if(data_vld2)
         data_out[5:0] = data2[5:0];
     else if(data_vld3)
         data_out[5:0] = data3[5:0];
     else 
         data_out[5:0] = 6'd0;
 end

寫成這樣，所有條件跑到就可以了。并行的語句用case。用與門和或門做的表達可能會省一些cell，但是比起后來waive時漫長的體力活，省這一毛兩毛的干啥。 看過一本書上的寫法，將所有的組合邏輯都用assign做，把D觸發器都做成IP，直接需要打拍的時候再調用。這樣的思想很好，準確的將組合邏輯和時序邏輯分開，從代碼到電路。 作者提到另一個原因是由于if-else和case不能傳播不定態，有的EDA工具有X態傳播選項，可以強行傳播，一般也需要license，但并不是所有的EDA工具都有這個功能。 但是我個人（淺薄的）認為這樣的風格不適合所有人。比如上面提到的覆蓋率問題，還有代碼的可讀性問題，assign式的寫法可讀性會變差。 直接在聲明wire時就給變量賦值這樣的寫法，連spyglass都過不了。還是先聲明再用吧。 關于工具的license問題，看看公司怎么給解決。

乘法器分時復用

一個設計要考慮PPA最優，就要考慮乘法器的數量多少以及復用能不能最大化，追求最好的設計是整個數據通路中乘法器空閑不下來。 乘法器調用方法，一般是在乘法器的輸入保證寄存器輸入，結果輸出到各個復用模塊時打一拍再使用?？梢宰龀稍谶M行完乘法運算后，就打拍，這樣消耗的寄存器會少很多。畫個圖意思一下（單bit）。

修改前


修改后

修改完后的寄存器省了很多，但是乘法器的輸出寄存器負載會變大，不過后端綜合時約束了max_fan_out工具會自動插buffer和復制寄存器，經過實測還是會節省很多面積，把一些優化工作可以交給工具去做，了解它，信任它，使用它。

數據位寬寫全

 assign dout = din;
 
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         dout[255:0] <= 'd0;
     else 
         dout[255:0] <= din;
 end

寫成這樣

 assign dout[3:0] = din[3:0];
 
 always @(posedge clk or negedge rst_n)begin
     if(!rst_n)
         dout[255:0] <= 256'd0;
     else 
         dout[255:0] <= din;
 end

寫代碼時將數據位寬寫全，方便編輯器插件自動生成定義，而且寫上位寬再后續閱讀代碼時能一眼看變量的位寬，提高閱讀效率。 寄存器賦初始值 'd0 'h0等等，功能應該沒有問題，這樣寫工具會默認是最大32bit？？lint檢查工具可能會報出來，最后還是得修改，不如一次到位。

良好的代碼風格

寫了這么多，總結一起，其實關于代碼風格的問題，通過多看書，多看一些代碼風格的寫法，很多書上都有關于一些常見的風格闡述，多寫代碼多積累，最后形成自己的代碼風格習慣，另外一般公司都會有代碼規范的文檔，到時候參加工作以后，一定要記得多讀幾遍。

審核編輯：湯梓紅