25 kW SiC直流快充設計指南：DC-DC級的設計考慮因素和仿真

作者：安森美(onsemi)Karol Rendek, Stefan Kosterec

在“開發基于碳化硅的25 kW快速直流充電樁”^[1-3]系列的這篇新文章中，我們聚焦DC-DC雙有源相移全橋(DAB-PS)零電壓開關(ZVS)轉換器，其簡介和部分描述參見第二部分。

在本部分中，我們將介紹我們的工程團隊遵循的一些DC-DC級的設計過程。具體而言，我們將講解開發這種轉換器的關鍵設計考慮因素和權衡，尤其是圍繞磁性元件的定義，并討論了電源仿真和所做的設計決策。在第四部分中，我們還將討論在變壓器中的磁通平衡概念，以及如何在25 kW快速直流充電樁中解決這一問題。

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設計DAB DC-DC級

DAB DC-DC轉換器含有兩個全橋，采用四個SiC MOSFET模塊、一個諧振變壓器和一個諧振電感實現。該系統運行相移調制并在高負載下實現ZVS，同時可在200 V至1000 V的寬輸出電壓范圍內最大限度地提高效率。圖1再次顯示了之前在第二部分中介紹的該電路級的簡化示意圖。

該轉換器旨在提供最高效率當輸出電壓介于約650 V和 800 V之間。針對400 V電池的充電樁，應調整設計以在400 V電平附近提供峰值效率。

表1概述了該轉換器的主要設計特性。

圖1：雙有源橋(DAB) DC-DC級含有兩個全橋，中間有一個隔離變壓器。

表1.DC-DC轉換器所需工作點的概覽。

DAB磁性元件設計指南

設計DAB-PS轉換器的一個基本步驟是選擇變壓器和諧振電感的關鍵參數。變壓器的匝數比(n1/n2)將顯著影響轉換器在整個工作范圍內的效率，因此DAB-PS轉換器的開發和優化很大程度上取決于磁性元件。

正如下文即將討論的那樣，大多數仿真目標僅用于生成滿足我們應用需求的磁性能要求。磁性元件供應商使用這些信息來完成滿足應用需求的元件設計，并進行生產，同時盡可能降低損耗并減小尺寸。

變壓器匝數比(n1/n2)和效率

當次級電壓(V_SEC)等于初級電壓乘以n1/n2比值(公式 1時，DAB-PS轉換器將達到峰值效率。

因此，調整變壓器的方式應確保當V_SEC等于目標輸出電壓(對于本項目為約650 V 至800 V)時，達到該峰值性能工作點。以下仿真將顯示匝數比是如何成為轉換器效率的主要決定因素的(對于固定的開關頻率和開關技術)，因為它會影響變壓器的初級(I_PRIM,RMS和I_PRIM,PEAK)電流和次級(I_SEC,_RMS和I_SEC,PEAK)電流。仿真將有助于確定何種匝數配置可提高整體效率并達到98%的目標值。

為了啟動并運行仿真，需要一些變壓器匝數比的初始值。在本項目中，初始值是根據以前的設計、市場基準和技術文獻中收集的經驗提出的，并以公式1為堅實基礎。

諧振電感(L_RESONANT)

諧振電感值需要根據DAB-PS中變壓器的漏感進行調整。理論上，在某些設計中，變壓器的固有漏感可用于實現支持ZVS的必要諧振。然而，在像本項目這樣的高功率應用中，情況并非如此，因此所選的諧振電感值需要補充變壓器的漏感。

公式2定義了DAB-PS轉換器的輸出功率、初級和次級電壓、開關頻率、相移和諧振電感(諧振電感 + 變壓器漏感)之間的關系。根據功率轉換器中的典型情況，已證明f_s值越高，所需的電感就越小。

其中，P是DAB的功率傳輸，V_PRIM是初級電壓，V_SEC是次級電壓，?是相移，f_s是開關頻率，L_{RESONANT+LEAKAGE}是諧振電感 + 變壓器漏感。該公式基于簡化的線性化模型，但對初始估值很有用。

通過應用公式2并將其與25 kW直流充電樁的規格進行比較，可以確定將L_RESONANT與L_LEAK的和取值為 22 μH左右會是一個合理的假設。表2顯示，對于最壞情況(V_SEC = 200 V)，可以在留有一定的裕量的條件下提供10 kW的額定輸出功率，因為從諧振角度來看，理想情況下的最大功率傳輸為11.57 kW。

表2.在整個輸出電壓范圍內滿足輸出功率規格所需的 L_{RESONANT+LEAK}。

勵磁電感(L_M)

勵磁電感(L_M)在優化變壓器尺寸方面發揮著重要作用，并且還會影響整體效率。對于給定的初級電壓，較高的L_M將轉化為較低的勵磁電流(I_M)，從而降低流過磁芯的總磁通量，縮小所需的有效橫截面積(A_e)(公式3、4和5)，這會有利于變壓器更緊湊。

盡管如此，較高的L_M值意味著所需匝數(n1)的增加，在工作于高RMS電流的系統中(如本示例中的25 kW 電動汽車充電樁設計)，這會導致導線橫截面積的增加(以使傳導損耗得到控制)，然后導致變壓器尺寸的增加，以便能夠在磁芯的可用繞組區域中容納磁芯。

很明顯，勵磁電感值是變壓器設計和優化的一個要素，但不是我們轉換器的固定要求。因此，我們的工程師在此采用的方法是，依靠磁性元件制造商提供優化設計，盡可能做到緊湊和高效，同時滿足應用要求(主要是效率、尺寸和成本)。然而，公式3至5幫助我們了解勵磁電感如何影響到改變變壓器尺寸和損耗的各項。

其中B是磁通密度，φ是磁通量，A_e是(磁芯的)有效橫截面積。

其中μ₀是真空磁導率，μ_r是相對磁導率，l_e是磁路長度，l_a是磁芯氣隙長度，N是初級繞組的匝數，I_M是勵磁電流。

其中A_L是電感系數。

從控制和調節的角度來看，為L_M設立一個最小值也很重要。該值越低，控制環路運行速度就越快，而采集和控制硬件需要支持該工作速度。

總而言之，在本項目中定義LM可接受范圍的最重要因素包括：最大調節速度、對IM峰值電流的影響、對次級側電流的影響(隨著LM的減小而增加)和磁體結構的可行性(緊湊)。

開關頻率

根據以往設計(例如11 kW LLC轉換器)中積累的經驗，選擇100 kHz作為開關頻率。^[4]該值是在相對較高的開關頻率(有助于減小磁體尺寸)和過高的開關頻率(會產生過高的開關損耗)之間進行的權衡。

相移法和幾種選擇

出于仿真的目的，在互補橋之間使用固定占空比為50%的單相移。計劃在實際控制實施級評估其他相移法(例如擴展相移、雙相移和三相移)，作為改善系統性能的可能手段之一。

磁通平衡

磁通平衡技術旨在防止在變壓器中由所謂的磁通走漏引起磁芯飽和。這種現象(又稱磁通階梯效應)的成因是，由于施加于變壓器的(伏特 x 時間)凈積不平衡，造成在每個開關周期中磁芯中剩余磁通的累積——在一個開關周期中它應該恰好為零。當乘積不為零時，所施加的電壓波形不是純交流的，而是含有直流偏置分量，該分量會引起剩余磁通。

(伏特 x 時間)乘積背后的不平衡可能非常細微，難以識別，例如單個半橋的占空比或R_DSON本身。在小功率和中功率系統中，采用一個“隔直電容”，與初級或次級繞組串聯，用來過濾直流偏置電流。在25 kW充電樁設計中，該電容的特性和要求會導致組件體積龐大或無法實現。電容值會落在幾十微法的范圍內，隔直電壓在1000 V左右。

然而，最具挑戰性和限制性的則是I_PRIM,RMS和 I_SEC,RMS很高，預計會介于45 A和65 A之間。合適的解決方案需要大約15到20個陶瓷電容并聯，鑒于多種原因，包括尺寸、成本、布局復雜性和系統可靠性，這不切實際。一種替代方案是采用電解電容或金屬化聚丙烯電容，類似于在PFC級的直流鏈路中所使用的電容，但這會占用PCB上的大量空間，同時也會增加BOM成本。

要實現實用、緊湊且有競爭力的設計，一種可行解決方案是防止磁通階梯效應。這可采用多種實現方法，并且有大量討論該主題的文獻。本項目實施的解決方案是磁通平衡算法，該算法可控制和修改施加在變壓器初級和次級繞組上的電壓波(占空比)，以使其保持平衡，從而確保平均直流電流為零。

測量初級和次級電流作為控制環路的輸入，這需要額外測量變壓器的初級和次級電流，而對于實際的轉換器控制，僅檢測輸入和輸出電流。另一方面，磁通平衡消除了電容需求，從而減小了尺寸和成本，并提高了系統效率。這些因素以及工程團隊以前在實施這種技術方面的專業知識，都是此方法深受歡迎的主要原因。本系列文章的第五部分將提供有關實施磁通平衡控制技術的更多詳細信息。

2

準備仿真

除了討論PFC級的開發之外，本系列文章的第三部分 [3]還提供了更廣泛的概述，說明為什么仿真在電力電子設計中至關重要，以及在運行仿真之前要考慮的主要因素，例如目標、模型和輸入參數。牢記這些因素將有助于成功的項目開發和執行。下面將介紹DAB-PS級電源仿真的關鍵信息。

目標

以驗證系統的目標效率為主要目標，并由此幫助選擇變壓器和諧振電感的參數，在實現效率最大化的同時滿足系統的其余要求。表3概述了主要目標。

表3.仿真的主要目標摘要。

仿真模型

安森美半導體工程團隊為DC-DC轉換器開發的SPICE功率仿真模型如圖2所示。與第三部分中介紹的三相 PFC級的電源仿真模型相比，它更簡單，前者對三個半橋進行開關，需要同步交流電網電流和電壓。在 DAB-PS轉換器中，電源級使用四個半橋單元(與PFC 模型中使用的模塊相同)。

至于變壓器和諧振電感，該模型包含：Lpri與Lsec的耦合比(K = 1)、Lm(勵磁電感)、Ls(次級電感)、Lr(諧振電感)和等效串聯電阻(適用于變壓器和電感繞組)。須強調的是，變壓器和電感的磁芯損耗并未包含在內。在這一級中，考慮這些因素的可行起點是估計該損耗與傳導損耗近似。

模型中的其他元件包括C_Pri和電壓電流傳感器(SPICE 格式)，用于測量初級和次級電流以實現磁通平衡。C_Pri代表在DAB-PS輸入端使用的緩沖電容，并與直流鏈路并聯。此類電容應靠近MOSFET放置，以抑制開關節點上出現的電壓尖峰。

在最終產品實現中，可能不需要這些電容，或者其規格要小得多，因為PFC的直流鏈路部分已經提供了濾波功能。然而，就本項目的目的而言，DAB-PS應作為一個獨立系統正常工作，進行獨立評估，因此該電容必不可少。如前所述，該控制模型采用了50%單相移工作的定制數字PWM模型。

圖2：DAB轉換器的仿真模型。

輸入參數

表4和表5概述了仿真輸入參數。將使用n1/n2、L_M和V_SEC的替代值進行評估并最終確定最佳配置。其余參數在所有仿真中保持不變，根據我們工程團隊在無源元件設計方面的專業知識、現有解決方案的基準和圍繞該主題的文獻，選擇這些參數，以作為起點。

表4.仿真輸入參數。以藍色突出顯示的是在仿真中會發生變化的參數。

表5.SPICE仿真的配置。

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仿真結果

本章節討論仿真獲得的結果。測試可分為兩個主要評估，第一個評估圍繞變壓器匝數比n1/n2和效率，第二個評估圍繞L_M。測試結果將有助于實現前面提出的目標并回答關鍵的設計問題。請注意，除非另有說明，否則所有仿真均在“輸入參數”部分中提供的數值下執行。

變壓器匝數比(n1/n2)評估

效率和損耗

仿真的第一個結果和最具代表性的結果如圖3和4所示。根據不同的n1/n2配置，分別在800 V、666.7 V和571 V次級工作電壓下提供峰值效率。在此值得注意的是，在340 V至830 V的V_SEC工作電壓范圍內，所有評估的匝數比都可實現98%的峰值效率(但不包括電感和變壓器的磁芯損耗)。

然而，隨著V_SEC向低端(200 V)和高端(1000 V)移動，不同n1/n2比值之間的差異會變得更明顯。實際V_SEC值偏離最佳點越遠，效率就越差(圖3中曲線圖的左右兩端)。有趣的是，雖然增加n1/n2會顯著增加V_SEC> V_SEC,OPTIM時的總功率損耗(圖4的右端)，但減小n1/n2并不會對V_SEC < V_SEC,OPTIM時的功率損耗產生同等明顯的影響(圖4的左端)。

盡管增加n1/n2比值會使V_SEC < V_SEC,OPTIM時的效率提高(圖3左端)，但差異并不像V_SEC > V_SEC,OPTIM時那樣顯著(圖3右端)。因此，似乎減小n1/n2比值可能會導致整體性能的提高，不過情況并非總是如此，這取決于在整個V_SEC工作范圍內要確保的最低效率。

圖3：隨V_SEC電壓和變壓器不同的n1/n2比值，DAB效率的變化。不包括諧振電感和變壓器的磁芯損耗。V_DC-LINK = 800 V，L_M = 720 μH。

圖4：隨V_SEC電壓和變壓器不同的n1/n2比值，DAB 功率損耗的變化。不包括諧振電感和變壓器的磁芯損耗。V_DC-LINK = 800 V，L_M = 720 μH。

初級和次級電流

低n1/n2比值也帶來了缺點，通常需要找到一個最佳點。最突出的缺點是在低V_SEC時I_PRIM,PEAK和I_PRIM,RMS較高(圖5)，這意味著SiC MOSFET的導通電流較高。

同時，增加n1/n2會導致在高V_SEC下更高的I_SEC,PEAK和I_SEC,RMS(圖6)。為避免磁飽和，需要在變壓器設計中格外小心初級側出現相對較高的峰值電流。

圖5：I_PRIM,RMS和I_PRIM,PEAK與變壓器匝數比的函數關系(V_DC-LINK = 800 V，L_M = 720 μH)。

圖6：I_SEC,RMS和I_SEC,PEAK與次級側電壓和變壓器匝數比的函數關系(V_DC-LINK = 800 V，L_M = 720 μH)。

初級電壓、次級電壓和電感電壓

圖7描述了變壓器繞組上的電壓。這些都是需要傳遞給變壓器制造商的值，以供他們計算所需的隔離。

圖7：變壓器兩端子間V_PRIM,PEAK和V_SEC,PEAK電壓與次級側電壓和變壓器匝數比的函數關系(V_DC-LINK = 800 V，L_M = 720 μH)。

同樣，圖8顯示了諧振電感的電壓，在這兩種情況下，電壓演變遵循類似的模式，兩端子間的電壓隨著V_SEC的增加而增加。在所有情況下，電壓值都保持在1000 V以下，對于常用電感來說不會構成問題。

圖8：兩端子間的諧振電感電壓與次級側電壓和變壓器匝數比的函數關系(V_DC-LINK = 800 V，L_M = 720 μH)。

勵磁電流

變壓器勵磁電流(對于給定的L_M)未因n1/n的變化在整個V_SEC工作電壓范圍內顯示出明顯變化(圖9)。

圖9：I_M與次級側電壓和變壓器匝數比的函數關系(V_DC-LINK = 800 V，L_M = 720 μH)。

勵磁電感(L_M)評估

本章節介紹不同勵磁電感值對系統性能的影響。請注意，我們使用不同的勵磁電感(720 μH、300 μH和150 μH)執行了三個仿真系列。在此分析中，已將變壓器的n1/n2固定為1.2:1。

在上一章節中，已經使用相對較高的L_m固定值(720 μH)，評估了匝數比(n1/n2)對效率和其他變量的影響。如圖9所示，該選擇導致最大I_M,PEAK低于5 A，這似乎符合電源變壓器設計中的常見經驗法則，即將變壓器設計為在I_M,PEAK的值約為最大I_PRIM,PEAK(圖5中的82 Apeak)的5%至10%下工作。

圖10顯示L_M對效率的實際影響非常低，在非常高的 V_SEC下僅表現出0.4%的差異。正如“DAB磁性元件設計指南”一節所述，勵磁電感的實際值不是項目的關鍵要求，而是由磁性供應商選擇，以便制造盡可能緊湊的變壓器，同時滿足其余要求。

圖10：V_DC-LINK= 800 V，n1/n2 = 1.2:1時，DAB效率和功率損耗與次級側電壓和勵磁電感的函數關系。不包括諧振電感和變壓器的磁芯損耗。

仿真得到的另一個啟示是，在不同的LM值下，I_PRIM,PEAK和I_PRIM,RMS幾乎保持不變(圖11)。然而，次級側的情況并非如此(圖12)，在不同的L_M值下，I_SEC,PEAK和I_SEC,RMS分別從91 Apeak躍升至109.6 Apeak、從49 Arms躍升至58.7 Arms。

通過這一觀察和進一步研究，我們可以了解勵磁電感如何影響變壓器尺寸。I_SEC,RMS的平方增加了1.435倍(L_M = 150 μH(58.7 Arms)相對于L_M= 720 μH(49 Arms))，這可以解釋為需要以相同的因子增加導線的橫截面積(如果繞組損耗保持不變)。然而，n2(LM= 150 μH)減小為1/2.19，使用相同的繞組橫截面積將使銅損耗降低為1/1.52。最重要的是，n1(初級匝數)也會減小，從而進一步降低了銅損耗。

盡管如此，這種改進可能是以加大磁芯為代價。隨著 L_M的降低，I_M,PEAK增加了4.8倍，從4.1 A(L_M= 720 μH)增加到19.9 A (L_M= 150 μH)，如圖13所示，而n1(和 n2)僅減小為1/2.19(如上所述)。應用公式 3，乘積N · I_M增加，磁通密度(B)隨之增加，這會觸發對更大磁芯(增加A_e橫截面積)的需求，以便保持合理水平的磁通密度(B)。

該示例說明了這幾個元件的相關性，以及為什么通常要進行折衷。然而，找到變壓器尺寸和L_M之間的最佳點通常取決于磁性元件設計人員的技術和能力(如前所述)。

圖11：DAB I_PRIM,PEAK和I_PRIM,RMS變化與次級側電壓和勵磁電感的函數關系(V_DC-LINK = 800 V，n1/n2 = 1.2:1)。

圖12：DAB I_SEC,PEAK和I_SEC,RMS變化與次級側電壓和勵磁電感的函數關系(V_DC-LINK = 800 V，n1/n2 = 1.2:1)。

圖13：DAB I_M,PEAK變化_RMS與次級側電壓和勵磁電感的函數關系(V_DC-LINK = 800 V，n1/n2 = 1.2:1)。

4

結論和設計折衷

上述章節所介紹的仿真用于驗證DAB轉換器的初始目標，并幫助制定設計決策，尤其是涉及變壓器和諧振電感的設計決策。表6和表7顯示了系統最終選擇的參數值。這些值將傳遞給磁性元件制造商，供他們開發優化的磁性元件。

已將變壓器的匝數比n1/n2設置為1.2:1.0，因為此配置在整個工作范圍內表現出最佳性能，在V_SEC = 800 V 時表現出高峰值效率(99.4%)，在V_SEC = 900 V時為 99%，而在接近低端(200 V)和高端(1000 V)處則僅表現出小幅效率下降(圖3)，相比其他匝數比(1.4:1.0 和 1.0:1.0)性能更好。

對L_M的要求則更加靈活，額定范圍大約從150 μH到300 μH。該值是DAB磁性元件設計指南中提及的多方面因素的折衷。在I_M= 20 A(及以下)時，應確保最小L_M值為150 μH，而范圍高達300 μH則為磁性元件制造商留出了L_M值的選取空間，以提供盡可能緊湊和高效的全面變壓器設計。

根據DAB磁性元件設計指南章節中提出的建議，選擇10 μH作為諧振電感的估計值。

最后不得不提的是，已提議將變壓器和電感的等效串聯電阻(ESR)值作為符合其他定義參數的最大合理估計值。不言而喻，實際磁性設計越能降低電阻值則越好。這屬于磁性元件供應商可以增加價值的優化過程。

表6.為變壓器選擇的設計參數。這些用于為變壓器制造商指定變壓器要求。

表7.為諧振電感選擇的設計參數。這些用于為變壓器制造商指定電感要求。

開發過程的下一步將是與磁性元件制造商分享要求，并接收磁性部件的設計建議。一旦獲得了磁性元件的樣品，就可以測量它們的實際參數，并使用SPICE模型中的改進參數運行新的仿真。在獲得實際轉換器硬件之前進行第二次分析，提供更準確的性能和損耗結果。

例如，可以在仿真中添加磁芯損耗，因為磁性制造商通常會提供實際值。雖然下一篇系列文章中將討論磁性參數，但實際測量的磁參數也將有助于增強控制模型，并有助于在擁有硬件之前推進控制算法和控制環路的開發。這有助于加速開發過程，因為使用高級模型可能會簡化硬件的調試和調整工作。

請繼續關注下一篇系列文章，即第五部分，它將討論控制算法和控制環路的實施指南。