共模電流是如何干擾PCB中電路的呢

以一個不接地設備為例，如圖1所示，當外部干擾以共模的方式施加在電源線上時，由于信號電纜與參考地之間的分布電容的存在，導致共模干擾電流可以從電源線經過PCB，最后通過信號電纜與參考接地板之間的分布電容入地（圖1中箭頭線所示）。

圖1 浮地設備干擾流過PCB

圖1所示的例子中，共模干擾電流的路徑已非常明確，并且可以明顯地看到共模干擾電流流過了PCB，那么共模電流是如何干擾PCB中電路的呢？原因是當共模干擾電流流過產品內部電路時，由于地系統中的阻抗相對較低，導致大部分的共模干擾電流會沿著PCB中的地層或地線流動。圖2是共模電流流過PCB時形成對電路干擾的原理圖。

如圖2所示，對于單端傳輸信號，當同時注入信號線和地線上的共模干擾信號進入電路時，在IC1的信號的接口處，由于S1與GND所對應的阻抗不一樣（S1較高，GND較低），共模干擾信號會轉化成差模干擾信號，并出現在S1與GND之間。這樣，干擾首先會對IC1的輸入接口的信號產生影響。濾波電容C的存在，使IC1的第一級輸入受到保護，即在IC1的輸入信號接口和地之間的差模干擾被C濾除或旁路（如果沒有C的存在，出現在S1與GND之間差模干擾電平就會直接影響IC1的輸入信號）。然后，大部分會沿著PCB中的低阻抗地層從一端流向另一端，后一級的干擾將會在共模干擾電流流過地系統中產生。（當然，這里忽略了串擾因素，串擾的存在將使干擾電流的流經路徑復雜化，因此串擾的控制在EMC設計中也是非常重要的一步，這將會在以后的文章中討論。）圖2中的Z0V表示PCB中兩個集成電路之間的地阻抗，US表示集成電路IC1向集成電路IC2傳遞的信號電壓。

圖2 共模電流流過PCB時形成對電路干擾的原理圖

共模干擾電流流過地阻抗Z0V時，Z0V的兩端就會產生壓降UCM≈Z0V×Iext。該壓降對于集成電路IC2來說相當于在IC1傳遞給它的電壓信號US上又疊加了一個干擾信號UCM，這樣IC2實際上接收到的信號為Us+UCM，這就是影響IC2輸入接口正常工作電平的干擾。干擾電壓的大小不但與共模瞬態干擾的電流大小有關，還與地阻抗Z0V的大小有關。當干擾電流大小一定的情況下，干擾電壓UCM的大小由Z0V決定。也就是說，PCB中的地線或地平面阻抗與電路的瞬態抗干擾能力有直接關系（關于地平面阻抗的分析將在以后文章進行講述）。

圖3是兩種不同情況下的地阻抗與頻率關系。由圖3可知，一個完整（無過孔、無裂縫）的地平面，在100MHz的頻率時，只有約3.7毫歐的阻抗。這說明，即使有100A的電流流過3.7毫歐的阻抗，也只會產生0.37V的壓降。對于3.3V TTL電路來說，這是可以承受的，因為3.3V TTL電路總是要在0.8V以上的電壓下才會發生邏輯轉換。3.3V TTL電路邏輯狀態如圖4所示。

圖3 兩種不同情況下的地阻抗與頻率關系

如果PCB中的地不采用平面設計而采用印制線（如單面板或雙面板），那么按圖3所示，3cm的印制地線地阻抗約為20歐姆，這樣當由100A的電快速瞬變脈沖群共模電流流過時，產生的壓降約為200V。

圖4 3.3V TTL電路邏輯狀態

200V的壓降對3.3VTTL電路來說是非常危險的，可見PCB中地阻抗對抗干擾能力的重要性。實踐證明，對于3.3V TTL電路來說，共模干擾電流在地平面上的壓降小于0.8V時，電路狀態不會受到影響。對于2.5V TTL電路，這些電壓將會更低（0.2V和1.7V），從這個意識上，3.3V TTL電路比2.5VTTL電路具有更高的抗干擾能力（這種方法可以用于產品設計時對產品進行EMC分析和風險評估）。

對于PCB中的差分傳輸信號，當共模電流ICM流過地平面時，也必然會在地平面的阻抗Z0V兩端產生壓降，當共模電流ICM一定時，地平面阻抗越大，壓降越大。像單端信號被干擾的原理一樣，這個壓降猶如施加在差分線的一根信號線與0V地之間，即圖5中所示的UCM1、UCM2、UCM3、UCM4。由于差分線對的一根線與0V地之間的阻抗Z1、Z2和接收器與發送器的輸入/輸出阻抗ZS1、ZS2總是不一樣的（寄生參考的影響，實際布線中不可能做到，兩根差分線對的對地阻抗一樣），造成UCM1、UCM2、UCM3、UCM4的值也不相等，差異部分即轉化為差模干擾電壓Udiff，對差分信號電路產生干擾?？梢?，對于差分電路來說，地平面的阻抗也同樣重要，同時PCB布線時，保證差分線對的各種寄生參數平衡一致也很重要。

圖5 共模干擾電流對差分電路的干擾原理

審核編輯 ：李倩