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如何評估graph的性能

FPGA技術驛站 ? 來源:TeacherGaoFPGAHub ? 作者:TeacherGaoFPGAHub ? 2022-03-15 17:20 ? 次閱讀

Vitis HLS合集來了Vivado合集來了(2018-2019)Vivado合集來了(2020-2021)

評估graph的性能對于kernel接口設計有著非常重要的意義。我們仍以前一篇文章中提到的工程為例。有三種方法可以評估graph的性能。

方法1:利用仿真結果評估AIE仿真結果都會有一個時間戳,如下圖所示。這樣我們就能從中獲知第一個輸出數據的時間點和最后一個輸出數據的時間點,而仿真過程中總的輸入數據量我們是很清楚的,從而可確定graph的吞吐率。

429410a0-9757-11ec-952b-dac502259ad0.png

這里我們用Tcl腳本顯示graph吞吐率計算過程。如下圖所示。start_time定義了第一個輸出數據時間點,單位是ps。stop_time定義了最后一個輸出數據時間點。total_time就是處理整個數據所需要的時間。bytes_per_run確定了每次執行所處理的數據量,單位為Byte。iteration_count為執行次數。

42af5b58-9757-11ec-952b-dac502259ad0.png

42c53dba-9757-11ec-952b-dac502259ad0.png

方法2:利用API進行評估Vitis提供了API用于graph性能評估。event::io_stream_start_to_bytes_transferred_cycles返回處理指定數據量(單位為Byte)所需要的時鐘周期個數。event::io_stream_running_event_count在start_profiling和read_profiling之間發生的事件個數。

42f2d644-9757-11ec-952b-dac502259ad0.png

在仿真時就會打印出吞吐率,如下圖所示。

432c7f3e-9757-11ec-952b-dac502259ad0.png

方法3:在profile報告中查看性能生成profile報告具體設置如下圖所示。

434addda-9757-11ec-952b-dac502259ad0.png

在profile報告中可以看到每個kernel運行的總時鐘周期個數,還可以看到運行一次每個kernel所需要的時鐘周期個數。

43702590-9757-11ec-952b-dac502259ad0.png

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原文標題:AIE(11)—評估graph性能

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審核編輯:彭菁

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