后摩爾時代，先進封裝如何實現華麗轉身？臺積電領銜的三大企業放大招
圖：中國工程院院士、浙江大學微納電子學院院長吳漢明
無獨有偶，6月份，在臺北電腦展上，AMD總裁兼首席執行官蘇姿豐博士展示了全新的 3D chiplet 技術，將引領高性能計算前沿技術突破。AMD 正在與臺積電合作開發的第一個使用 3D 垂直緩存的芯片，蘇博士拿著一枚由 Ryzen 5900X 為原型開發的芯片，展示這項技術的初步成果。
圖片來自AMD
3D堆疊技術早就用在閃存上，今天AMD把這個技術帶在CPU上，突破性將AMD芯片架構以3D堆疊技術相結合，可以提高超過2D芯片200倍的互聯密度，與現有的3D封裝解決方案相比密度也可達到15倍以上。
圖片來自AMD
這塊就是采用3D堆疊技術的銳龍5900X處理器的原型設計，左邊的芯片上有一塊6mm*6mm的正方形SRAM與CCD結合在一起，在擁有雙CCD的12核或16核銳龍處理器上就一共擁有192MB的L3緩存。在加入了3D垂直緩存后，12核的Zen 3銳龍處理器在同頻下《戰爭機器5》的平均幀率提升了12%，整體游戲性能提升了15%。
3D Chiplet封裝技術有何魔力？這個封裝技術因何誕生？最新的進展是怎樣的？筆者集合臺積電、日月光、長電科技等芯片代工、芯片封裝領域的明星企業最新觀點和產品進展，和大家做深入分析。
3D IC 時代加速到來，臺積電計劃2022 年 3DFabric 專用晶圓廠正式啟用
在近期舉行的2021年技術論壇上，臺積電CEO魏家哲感嘆2021年全球數字化轉型以驚人的速度進行，無論是辦公、教育、娛樂都需要大量高速運算，疫情令全球更多人意識到半導體對全球經濟的重要性。
魏家哲表示，2D微縮已經不足以支持系統整合需求，由于臺積電前瞻性投資和研發部門的努力，3DIC技術已經是一條可行的道路，同時滿足系統效能、縮小面積以及整合不同功能的需求。
圖片來自TSMC網站
在AMD發布的3D chiplet背后，是臺積電的先進半導體工藝技術和先進封裝技術。在今年的ISSCC中，臺積電展示了SOIC技術，這次臺積電為該技術商用起名（3DFabric），并且公布了互聯密度相關的數據，其互聯密度相比傳統的基于bump的3DIC技術可以提升16倍，該數據與AMD這次在Computex發布的相關數字（相比3DIC互聯密度提升15倍）也大體相符。臺積電認為，高算力芯片除了在先進制程上推進外，先進的封裝技術是進一步擴大密度的關鍵，3D封裝技術是前進的最佳途徑。目前，臺積電3D IC技術包括Cowos、InFO、SoIC。
臺積電業務開發資深副總張曉強指出，InFO_B 封裝技術是 InFO 系列的新技術，基于 InFO_PoP 多年量產經驗下，可以有效增加包裝的芯片尺寸，而這對手機產品非常重要。特別是對于5G移動平臺，TSMC具有InFO POP，用于移動應用，用于RF前端模塊（FEM）應用的InFO Antenna-in-package（InFO_AiP）以及用于RF前端模塊（MUST）的多堆棧（MUST）、基帶調制解調器。
而InFO_oS 封裝技術的特點，考慮主要針對 HPC 應用的封裝技術，利用 InFO 把不同邏輯芯片整合起來，讓 InFO 能力從一個 reticle 增進到 2.5 個 reticle size，能夠在一個模塊上整合更多更大的芯片，這對未來 HPC 應用有非常積極的作用。
此外，臺積電還開發了業界第一個高密度小芯片的堆疊技術，已經開發了Chip-on-wafer、wafer-on-wafer兩種不同技術，能夠堆疊異構芯片和同構芯片，大幅度提升系統效能，縮小產品尺寸。
日月光推出了晶圓級 FOWLP技術
近日，在南京半導體大會上，日月光集團副總經理郭桂冠指出，隨芯片復雜度日益提升，測試更耗時、耗力，使用不同封裝技術進行異質芯片整合是新時代的發展趨勢。
在郭桂冠看來，晶圓成本和良率是業界一直關注的焦點?！叭绻覀円宦勺非?納米、5納米，在良率上付出的成本極大，如果用Chiplet不需要集合成非常大的芯片，可以離散式分成幾個小芯片做整合的話，良率得以大大提高?！?/strong>
“我認為，除了SOC單芯片之外，2.5D甚至結合2.5D、3D高性能的計算芯片，同樣SIP會帶出異質系統整合的需求。9月你會看到更多的產品已經應用到扇出型就是雙層結構SIP的概念?！惫鸸诒硎?，筆者在展臺也看到日月光帶來了2.5D和3D封裝的成品展示。
5G對封裝廠帶來哪些機會？郭桂冠認為，5G不僅僅是快速傳輸，還有高效能技術，這部分有更快的反應速度，我們定義叫HPC。日月光針對SIP封裝有兩個明顯的趨勢：一是從單面變成雙面，厚度會增加，厚度的增加遠遠超過實際應用。蘋果厚度就是0.75，在座的手機殼厚度都遠遠超過，這部分隨著時間演進一方面不斷縮??；二是開始增加很多異形鍵，可以是和外面天線連接的接觸片。好處是不用依賴基板，另外一個好處是線寬間距做得更優化。
日月光推出了晶圓級 FOWLP (Fan-out Wafer-Level Package) 技術，推出面板級 FOPLP (Fan-out Panel-Level Package) 的則有日月光、力成、三星等等，競爭相當激烈。
長電科技兩大核心技術實現異構集成
中國半導體行業協會副理事長、長電科技董事兼首席執行長鄭力表示：“后摩爾時代半導體器件成品制造技術和價值遠超封測字義范疇，目前從先進封裝到芯片成品制造的產業升級趨勢明顯，長電兩大核心技術可以實現異構集成。同時，協同設計優化芯片成品集成與測試一體化趨勢非常重要?！?br />
鄭力分析說，目前，晶圓級封裝的再布線層線寬間距已經從20/20um發展到2/2um，縮小了10倍，幾乎與手機主芯片制程演進是同樣的速度，從2011年的28nm進入到今天的5nm；手機主芯片的晶圓節點也從28nm發展到5nm，從有機基板變為扇出型再布線層，垂直高度從1.6nm到0.6nm；CPU、GPU的I/O密度增長10倍，集成高帶寬的存儲器，還有異構集成技術加入；無線射頻模塊內布元器件數量增長30倍。用一句話概括，先進封裝在技術向前發展到異構集成，微系統集成階段時實現了質的飛躍。
上周AMD在臺北電腦展展示的2.5DChiplet、3D Chiplet等異構集成，密度提高300倍，臺積電、Intel，國際半導體的頭部企業都在積極布局半導體的異構集成應用。
先進芯片成品制造技術正在發生顛覆性突破，長電科技也在異構集成技術賽道上不斷換擋提速。針對Chiplet異構集成應用，長電科技推出了XDFO全系列的解決方案，包括2D Chiplet、2.5D Chiplet和3D Chiplet，可適用于移動通信、汽車、醫療和人工智能等應用。
基于設計需求，長電科技的無硅通孔扇出型晶圓級高密度封裝技術，可在硅中介層（Si Interposer）中使用堆疊通孔技術（Stacked VIA）替代硅通孔技術（TSV）。該技術可以實現多層RDL再布線層，2×2um的線寬間距，40um極窄凸塊互聯，多層芯片疊加，集成高帶寬存儲和集成無源元件。
長電科技在扇出型技術積累接近10年，在結合高密度SIP技術，面向未來推出2.5D chiplet、3D chiplet等產品解決方案，可靈活實現異構集成。鄭力透露，這些產品在2022年、2023年都有面向量產的項目和解決方案。
鄭力強調說：“除了在技術和工藝上不斷突破，要實現低成本、高性能、環保優質的集成電路產品制造，還需要通過系統級電性能、結構、熱仿真模擬與系統設計，這就使得芯片成品集成測試一體化成為一種潮流。長電科技要和IP、設計企業、EDA企業合作，芯片主體的協同設計要做起來?！?br />
小結
中國科學院院士毛軍發院士指出，異質集成電路特色突出：一是可以融合不同半導體材料、工藝、結構和元器件或芯片的優點；二是采用系統設計理念；三是應用先進技術比如IP和小芯片Chiplet；具有2.5D或3D高密度結構。異質集成電路優點明顯：首先，實現強大的復雜功能、優異的綜合性能，突破單一半導體工藝的性能極限；二是靈活性大、可靠性高、研發周期短；三是三維集成可以實現小型化、輕質化；對半導體設備要求相對比較低，不受EUV光刻機限制。
臺積電、日月光、長電科技的最新實踐和技術演進，相信能給未來5G高性能計算、AI和IoT芯片的落地帶來更多助力，也是中國芯片彎道超車的可能路徑之一。
本文由電子發燒友原創，作者章鷹，微信號zy1052625525，轉載請注明以上來源。如需入群交流，請添加微信elecfans999，投稿發郵件到huangjingjing@elecfans.com.
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