深度解析ESIstream架構的具體實現方案

概述

當使用現代寬帶數據轉換器時，管理產生的高速串行數據流是一個巨大的挑戰。ESIstream是一個開源的串行數據接口協議，成本極低，支持多種FPGA架構的簡單硬件實現，并占用最小的資源。簡單來說，它是JEDEC的JESD204B子集1和2標準的開源替代方案。另外，ESIstream可為用戶帶來很多好處，這里將討論其中的一些，包括低復雜度、低鏈接延遲和實現確定性延遲的簡單方案。

本文將僅闡述ESIstream的架構，因為當前有很多文檔已很好地描述了JESD204B的標準。然后我們將揭示這兩種協議之間的細微區別，并介紹Teledyne e2v，ESIstream協議的開發者，已決定發布自己的ESIstream VHDL IP，以進一步簡化用戶的使用。

串行的歷史

新千年以來，數據轉換器技術和CMOS工藝的發展開始到達功能的瓶頸。起初，高速ADC和DAC(fs > 10 MHz)采用并行數據接口，這意味著在印刷電路板(PCB)上需從每個數據轉換器上引出/引入大量的布線（圖1）。隨著采樣率和輸出數據速率的提高，PCB設計變得越來越有挑戰性。而串行化接口，起初使用LVDS(低壓差分型號)，最近則使用串行器/解串器（SERDES）接口（時鐘嵌入在數據流中），為這種數據傳送的挑戰提供了一種解決方案，并可簡化PCB布線，大大推進形狀參數的發展。這種接口的簡化對鏈接的兩端都有利（圖1）。Serdes鏈接進一步簡化了PCB的設計，因為無需保證數據線長度匹配。

圖 1 串行鏈接如何降低互聯負荷.

然而，經過了很多年，才有了一種串行方案解決了寬帶數據轉換器帶來的所有系統級挑戰。實現確定性延遲是同時采樣的前提，人們付出了很多努力研究它。下表（表1）展示了過去12年甚至更長時間里JESD204標準的發展和開源ESIstream的發展。

串行數據的一個顯著的優點是，當分辨率提高時，器件的封裝無需包含額外的數據線，這可以幫助限制引腳數的增加。但是，串行化的缺點是由于引入了編碼/解碼流程，且通過某些額外的接收路徑彈性緩沖器補償路徑之間的對齊度，導致增加了額外的傳遞延遲。

圖 2 串行化引入互聯延遲.

串行化也可幫助管理數據轉換器的電源需求，因為它能降低單個器件需要的特定輸出驅動器的數目。而且，通過實現差分串行線，可幫助減少復雜系統中產生的電氣噪聲，以保證良好的動態范圍。另外，編碼方案也可分散頻譜噪聲，而且差分信號可降低串擾。

事實上，直到現在，早期串行接口依然不能很好地支持多個并行通道的應用，設計師依然會面臨板級設計的挑戰。

ESIstream具體實現

現在讓我們看一下ESIstream的核心要素。ESIstream使用14b/16b的數據編碼算法，低有效位優先，支持超過13 Gbps的線路速率。它支持12位和14位的轉換器。協議使用線性回饋移位寄存器加擾技術，為每個數據字加入不均等位和時鐘同步位（2個bit的額外負擔），如圖3。通過這種方式，它的編碼效率高達87.5%，比JESD204B（8b/10b的編碼流）略高。不均等位（DB）可在CLK位切換使能同步監控時，保持數據鏈間的DC平衡。

圖 3 ESIstream基本數據幀

ESIstream發射端(Tx)和接收端(Rx)核心的上層框圖如圖4和圖5所示。

圖 4 ESIstream的Tx路徑

圖 5 ESIstream的Rx路徑

ESIstream編碼算法被設計成可減少串行接口的物理限制。最重要的是，發射端和接收端之間的鏈接需要AC耦合?？紤]到這一點，發射的數據要確保DC平衡，否則鏈接耦合電容可能漂移，導致數據眼圖閉合，破壞接收的數據。

在接收端，時鐘和數據恢復(CDR)模塊通常使用PLL鎖到發射的信號，這樣無需使用獨立的時鐘線。但是，為了使得CDR鎖定并保持鎖定狀態，需保證傳送的信號經過特定的變換次數。

為發送的數據加擾是為了維持DC平衡，確保鏈接保持鎖定。ESIstream的開發者希望限制數字設計的復雜度，于是采用附加的算法最小化錯誤傳遞。這種算法基于斐波那契數列，長度為217-1。此外還應用了14位的移位。轉換流程輸出的有用數據和線性反饋移位寄存器數據（偽隨機碼）進行異或操作，如圖6。

圖 6 通過與LSFR碼異或實現數據加擾

加擾之后，14位的數據結果被編碼成16位的數據幀。第一個附加位時鐘位，隨著每個連續幀切換。第二個附加位不均等位根據不均等計數器(RDC)的當前狀態設置。兩種RDC狀態可導致：
1. RDC小于+/-16，不均等位設置為‘0’。
2. RDC大于+/-16，不均等位設置為‘1’，數據反向（按位非運算）。

這個操作可滿足Rx PLL鎖定的最小轉換次數的要求，并滿足鏈接DC平衡的需要。在正常操作下，接收端首先檢查不均等位。如果它為高，則在去擾前反向接收的數據。如果它為低，則直接對數據進行去擾操作。

對于確定性操作，ESIstream要求鏈接同步，即發射端和接收端的數據幀對齊，鏈接兩端的加擾引擎在同樣的初始化狀態。同步分兩步，幀對齊和偽隨機位序列(PRBS)初始化。

圖 7 ESIstream鏈接同步幀

接收端通過使能SYNC啟動流程。這個脈沖應該持續至少一個幀周期。然后發射端發送一個32幀的對齊樣式（圖7）。在接收端，這個保留的序列繞過加擾和不均等的處理，使接收端和發射端時序對齊。在對齊幀之后，發射端立刻發送一個32幀的PRBS數據——包含14位的PRBS以及時鐘和不均等信息。經過正確地處理，接收端LFSR由接收端的PRBS字初始化。這時鏈接已同步（圖8）。用戶可在接收端通過觀察時鐘位，連續監控同步狀態。如果時鐘位在某一幀沒有切換，則出現了同步問題，需復位鏈接重新同步。

圖 8 ESIstream接收端線路同步序列

通過加擾以及時鐘位和不均等位的處理，ESIstream可保證確定的數據傳輸。

同步GHz采樣系統——不適合膽小者

在無線電系統中應用數字波束成形，需要同時采樣天線陣列的低層信號。這需要保存信號到達每個天線節點的空間信息。 雖然這種方案復雜度較高，會帶來額外的功耗，但其也具有一些顯著的優點：

• 高信噪比(SNR)幫助提高無線鏈接容量，從而增加信號范圍
• 使用天線陣列的空間特性避免干擾。因為干擾來自某個特定方向，波束成形算法可使用零位技術消除干擾。
• 高效率、大容量的無線鏈路意味著雷達系統可同時追蹤多個目標，或移動電話網絡可支持多個通話。

今天，很多應用使用波束成形，或者至少需要同步采樣。但是，在GHz頻率下工作時， IC和板級的信號的傳播時間都非常重要。PCB走線被用于傳輸線，因此需保證信號線長度匹配以保持相位信息。每厘米的線長將增加60到75ps的傳遞時間。將其與6GHz采樣時鐘的166ps時鐘周期相比，可以看出板級的效應會極大影響設計。這解釋了為什么在高速采樣系統中PCB布線是一個關鍵的因素。但是，還有另外一個因素會使設計變得困難，這個因素和時域有關，稱為亞穩態。

同步鏈為ESIstream帶來確定的延遲

亞穩態描述了數字電路中的一種不確定的狀態，隨著采樣率的提高，它成為了潛在的系統時序問題的一個重要原因。用戶需用同步的方法對抗亞穩態，這正是引入同步鏈的方案的原因。

用戶需要一種可靠且簡單的同步時序實現方法。在Teledyne e2v，確定性同步圍繞著一對事件驅動的差分電信號建立：同步和同步輸出信號(SYNCTRIG和SYNCO)。這些信號保證目標轉換器的時序系統可被復位，并且所有的數字子系統都被恰當地鎖定到主參考時鐘。另外，這種同步方案可擴展到大系統中的多個ADC。

這種方案的優點在于非常簡單——它無需額外的時鐘信號，可保證系統生命周期內多個并行通道的同步。一旦設計完成準備生產，可使用一個訓練序列建立正確的系統同步。如果環境條件變化，比如溫度或電壓變化，系統時序參數保持不變。同步鏈提供了一個非?？煽康耐皆?，這對產品量產是一個巨大的優勢。

然后，為了實現確定性延遲，在ESIstream鏈路的接收端有一個簡單的計數器和接收彈性緩沖，用于補償傳遞過程的最大線路延遲不確定度。

圖 9 ESIstream 接收器中的幀計數器的位置

FPGA 內部的計數器模塊計算 SYNCTRIG 上升沿事件和“所有線路接收準備好”事件之間的 Rx 的時鐘數。這些信息和彈性接收緩沖允許整個系統的接收數據對齊。這樣，利用ESIstream 的產品帶有的信號鏈功能，將確定性行為擴展到整個使用 ESIstream 的系統中的方法是可行的。

ESIstream VHDL 模塊——發展的目標

為了使 ESIstream 更加易于使用，Teledyne e2v 的提出者 Teledyne e2v 在 2018 年底啟動了一個項目，研發ESIstream Tx 和 Rx 的 IP 模塊，用于行業內 FPGA 廠家（包括 Xilinx 和 Intel）提供的通用 FPGA。IP 將支持不同的運行速度，且適用于包括宇航級在內的不同等級的應用。毋庸置疑，IP 的重點在于為 Teledyne e2v 現有的產品系列提供匹配的性能。為了實現這個固定功能的 IP，Teledyne e2v 在底層做了很多工作以動態定義可配置的線速率模塊，包含一系列廣泛的數據轉換器采樣頻率，并支持更多可定義的功能。

串行化的未來

Teledyne e2v 未來的開發計劃還包括用于 ESIstream 物理層的光纖應用。光纖允許轉換器被放置在距離 FPGA 很遠的地方，而不是基于銅線的接口（PCB 走線或同軸電纜）。通過將兩塊 Xilinx VC709 評估板使用四個 SFP (小型可插拔) 光線路連接并運行在 6Gsps 的速度，證明了上述的特性。

圖 9 使用物理層的光纖演示 ESIstream Tx 和 Rx

在經過完整的測試和認證后，VHDL 代碼模塊將被放置在網站上，供用戶免費下載。

ESIstream 和 JEDEC 對比

ESIstream 的系統級優點可簡單概括如下：
無需每個器件的 LMFC 時鐘，無需 LMFC 時鐘的對齊操作。

• 當使用單個器件或采用同步鏈同步多個器件時，無需考慮 ESIstream 同步信號的 PCB 線長匹配。
• 無需 SYSREF，因此與 JESD204B 相比，ESIstream 降低了硬件復雜度，實現了確定性操作。
• ESIstream 系統中的確定的同步行為是通過一種叫做同步訓練的特性（請參考其他文檔）實現的。ESIstream

僅需要一次系統的訓練。一旦得到延遲參數，對于給定的設計這些延遲參數將維持不變。這意味著 ESIstream是一種易于量產化的接口。

結語

JESD204B 子集 1 和 2 里描述的 JEDEC 數據串行化方法似乎解決了多通道數據轉換器系統的確定性操作的挑戰。這在一定程度上無疑是正確的，但是通常被忽視的是設計師在處理復雜傳輸和規格物理層需求時遇到的眾多挑戰。工程師通常認為用于信號處理 SoC(FPGA 或 ASIC)的 JESD204B 許可證和核心 IP 可幫助解決大多數設計上的問題。但是，據報道，很多事實和經驗表明，JESD204B 引入的多域時鐘復雜度的時序約束，給 PCB 的設計帶來了很大的麻煩。

還有另外一個方法。ESIStream。ESIStream 是一個開源免費的協議。它與 JESD204B 的性能等級相同，但能帶來更好的用戶體驗。低復雜度，易于設計，低功耗?，F在，隨著用于工業標準 FPGA 的 Rx 和 Tx 的 IP 模塊和 VHDL代碼模塊的發布，大大降低了 ESIstream 的使用難度。目前 IP 模塊在開發階段，會支持 Teledyne e2v 新數據轉換器的規格。另外，用戶可免費下載適用于自己的高速串行項目的 VHDL 代碼模塊。

編輯：hfy