Cadence發布電子開發工具新版本,可解決新出現的芯片封裝設計問題

Cadence設計系統公司發布了電子開發工具SPB 16.2版本，全力解決電流與新出現的芯片封裝設計問題。最新版本提供了高級IC封裝／系統級封裝（SiP）小型化，設計周期縮減和DFM驅動設計．以及一個壘新的電源完整性建橫解決方案。這些新功能可以提高從事單芯片和多芯片封裝／SiP的數字、模擬、RF和混合信號IC封裝設計師的效率。

新版本推出了新規則和約束導向型自動化能力，解決了高密度互連（HDI）襯底制造的設計方法學問題，而這對于提高小型化和功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大縮小。通過促成團隊型設計，多個設計師可以同時進行同一個設計，有效縮短設計周期，實現快速上市。

在無線設備以及使用電池的設備巾，高效的供電阱絡（PDN）對于低功耗設計和滿足功耗管理目標至關重要。新的電源完整性技術讓設計師能夠高效率地解決供電設計問題，實現用電的充分性、高效性和穩定性。Bayside Design首席技術官Kevein Roselle說，尖端的復雜高速IC帶來了非常有挑戰性的IC封裝設計，包括物理實現及信號和功率完整性等方面。隨著現在對于產品小型化，提高設計師效率及實現高效PDN設計的美注．SPB16.2將會幫助設計師更好地解決設計挑戰。Cadence產品營銷部主管Steve Kamin表示．在新版本中．他們為IC封裝與SiP技術提供了重要的改進，很高興看到Bayside Design等設計公司從中實現了設計能力的提升。Ca-denee致力于與設計鏈上的主要廠商建立聯系，從而改他們的技術，井保持Cadence在幫助設計師實現，甚至超越其設計目標方面的領先地位。

此外，通過與制造設備領先廠商Kulicke＆Sofia達成協議，Cadence使用Kulicke＆Sofia認證的鍵臺線IP配置庫．實現了DFM導向型鍵臺線設計．提高了產出率井減少了制造延遲。Kulicke＆Sofia產品營銷經理PaulReid認為，隨著鍵合線封裝變得越來越復雜，為了避免制造問題，設計師正面臨著設計內DFM匹配性的挑戰，而該公司現在可以通過SPB平臺向設計者提供面向DFM鍵合線配置庫。
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