高速數字電路設計方案

高速數字設計

高速數字電路設計跟低速數字電路設計不同的是：他強調組成電路的無源部件對電路的影響。這些無源器件包括導線、電路板和組成數字產品的集成電路。在低速設計中，這些部件單純

的只是電路的一部分，根本不用多做考慮，可是在高速設計中，這些部件對電路的性能有著直接的影響。

高速電路設計研究的主要內容是以下幾個方面：

1、無源電路單元是如何影響信號傳輸的（振鈴和反射）。

2、信號間的相互影響（串擾）。

3、與周圍環境間如何影響（電磁干擾）。

我們在下面的幾個小節里面首先介紹一下頻率、時間和距離相互之間的一些關系。

1.1 頻率和時間

在低頻電路里面，我們可以隨便直接使用一個導線把兩個電路連接起來，但是在高頻電路中我們不能這樣做，我們只能使用一個寬一些并且是平整的物體才可以把兩個電路短接起來。這是因為在低頻電路中沒有什么影響的導線，到了高頻電路中，就變成了一個電感。這是一個普遍的現象嗎？難道真的是一個電路不能在可變化的頻率范圍內工作？電路的參數真是對頻率敏感的嗎？

是的。如果我們給一個電路畫出以頻率為底的對數曲線，沒有一個電路參數能夠在頻率增加10倍或者20倍以后保持不變的。因此必須考慮每個電參數的有效頻率范圍。

我們先來研究一下在頻率很低（周期很長）的電路中的電路特性，然后我們再來研究在高頻時電路會有什么變化。

如果一個正弦波的頻率是10－12 HZ，也就是說他完成一個周期需要30000年。這樣的一個波形在TTL電平里每天的變化不會超過1微伏，這樣的頻率確實太低了，不過他還沒有等于0。

這個時候我們用示波器來觀察這個波形，實際上我們觀察不到任何變化，因為它的周期太長了，要等到他變化完成一個周期，設備都已經風化了。

相反我們再來考慮一下如果頻率是10＋12 又會如何？這時候，參數變化太大了，本來在低頻時候是0.01歐姆的電阻，當頻率到了1GHZ 時，由于趨膚效應，變成了1歐姆，不但如此，還增加了一個50歐姆的感抗。

頻率到底在多高的范圍內會對高速電路設計造成影響？圖1.1是一個隨機數字脈沖與它的頻譜

重要部分的關系圖，回答了這個問題。

數字信號是一個觸發器的輸出，它的時鐘頻率是F_CLOCK ，每個時鐘對應的數據輸入是隨機的。在這個例子中10-90%上升時間叫做 Tr，是時鐘周期的1%。

這個信號的功率密度譜如圖1.1，在時鐘的整數倍時是非常小的值，并且從Fclock開始直到Fknee（拐彎頻率）以斜率 -20dB/10倍頻 下降，越過了拐彎頻率以后頻譜線下降的速度急劇增加，大大快于－20dB/10倍頻。在拐彎頻率位置，頻譜幅值是正常下降速率點再往下降－6.8dB。對于任何電路，拐彎頻率的值與電路信號沿的上升時間Tr（或下降時間）有關，與時鐘頻率無關：

Fknee=0.5/Tr 公式1.1

式子中：

Fknee：拐彎頻率

Tr：脈沖上升時間

可見上升時間越短，拐彎頻率越高，上升時間越長，拐彎頻率越低。

數字信號的時域特性主要取決于Fknee以下的頻譜特性。由此我們可以定性的推出數字電路的兩個重要特性：

推論1、所有對低于或等于Fknee 的頻率響應都是均勻的電路，能夠不失真的傳輸相應的數字信號。

推論2、當頻率高于Fknee時，對數字信號的處理會有一定的影響。