與時鐘相關的PCB的設計考慮主要分為兩部分

今天我們講一下與時鐘（clock）相關的PCB的設計考慮，主要分兩部分：原理圖設計 - 針對時鐘電路應該放置哪些器件？以及PCB布局和走線 - 如何擺放與時鐘相關的元器件并正確連線達到理想的性能。

我們先從原理圖的設計看看跟時鐘相關的電路：

時鐘電路部分的供電電源要干凈：

PCB板上會有很多高速的數字電路有可能給時鐘電路部分的電源帶來噪聲，比如通信的信號、高手的數據傳輸、主電源的開關噪聲、附近器件的輸出開關等。時鐘電路的電源上的噪聲會導致產生的時鐘有抖動（jitter），多路時鐘輸出的情況下每路時鐘會有時序偏差，從而對時鐘的正常工作帶來嚴重影響。

因此需要“去耦” - 將其它部分的噪聲跟時鐘電路部分的供電進行“去耦和”，我在前面連載的去耦電容部分的文章講述了去耦電容的作用以及如何選用，現在在時鐘電路上就用上了。

大家也知道了如何為時鐘電路的電源管腳選裝去耦電容，比如：

一個0.01uf/0402封裝的陶瓷電容，能有效旁路掉50-200MHz的高頻噪聲

一個0.1uF/0603封裝的陶瓷電容，能有效旁路掉10MHz的噪聲

一個4.7uF的鉭電容能有效抑制幾十KHz ～幾MHz的低頻段噪聲

左側：未加去耦電容的時鐘波形； 右：加了去耦電容以后的時鐘波形

為了降低其它電路的高頻噪聲通過電源影響到時鐘的性能，除了去耦電容以外，在電源上串聯一個磁柱能起到很好的抑制噪聲的作用。關于磁珠的工作原理以及使用方法我會在后面的文章中專門講解。簡單來講磁珠在DC和低頻的時候表現的是電感特性，能夠通直流而阻擋交流，在非常高頻率的時候（幾十MHz以上）表現出電阻特性，能夠將高頻的噪聲變成熱量消耗掉。因此配合去耦電容會達到更好的噪聲隔離效果，如下面圖的效果對比。

有噪聲的時鐘信號（左）在電源上加上磁珠以后的效果

磁珠選用我會在后面的文章中再進行介紹。下面是一個典型的磁珠+去耦電容配合的電源去噪聲的電路示例。

傳輸阻抗匹配 - 將時鐘脈沖信號最有效地傳遞出去

在上一篇文章中我們講過，時鐘電路產生的時鐘信號要傳輸到使用該時鐘信號的接收端，如果PCB上的傳輸線阻抗和發送端的輸出阻抗不匹配、接收端的輸入阻抗和時鐘傳輸線的阻抗不匹配，都有可能導致時鐘信號的反射而造成接收端得到的時鐘信號邊沿產生過沖等。

阻抗不匹配會造成反射從而破壞時鐘信號的波形

反射就會形成如下圖一樣的波形，綠色的信號為理想的時鐘信號，藍色信號為發送端測量到的信號，紅色為接收端測量到的信號。