深度解析半導體工藝與分類

半導體材料各自下游應用領域的重合度并不高，因此不同半導體材料之間并非代際迭代關系。而磷化銦作為第二代半導體材料，廣泛應用于5G通信、數據中心、人工智能、無人駕駛、可穿戴設備等領域，重要性與日俱增。

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半導體工藝

集成電路發展到今天，經歷從1940年的PN結發現，到1950年BJT三極管發明，再到1963年CMOS電路發明。從單純基于Si的半導體電路，再到GaAs,GaN，SiGe,InP等化合物半導體集成電路。不斷的通過化學材料配比，基本單元的結構革新，以及多種材料融合實現，效率，體積，速度，成本的突破。

1.BIPOLAR工藝

1950年發明，早期模擬電路廣泛使用BIPOLAR工藝，BIPOALR工藝可以做到非常低的漏電，非常低的噪聲，但是BIPOLAR最大問題是實現數字電路比較困難，或者占用面積較大。當電路速度較高時候，整體功耗會比較大。所以純粹的Bipolar電路在大規模高集成電路中使用的越來越少。?? ?

Bipolar工藝是一種特殊的半導體加工技術，其核心原理是在同一晶片中同時制作PN結和NP結，從而實現NPN或PNP晶體管的制造。

雙極性晶體管，英語名稱為BipolarTransistor，是雙極性結型晶體管的簡稱，由于其具有三個終端，因此通常將其稱為三極管。三極管由兩個PN結構成，兩個PN結將其分為發射區、基區和集電區，相應的產生三個電極：發射極、基極和集電極。?? ?

場效應晶體管，英語名稱為FieldEffectTransistor，簡稱為場效應管，是一種通過對輸入回路電場效應的控制來控制輸出回路電流的器件?？煞譃榻Y型和絕緣柵型、增強型和耗盡型、N溝道和P溝道。

對應于三極管的基極、集電極和發射極，場效應管分別是柵極、漏極和源極。在其柵-源間加負向電壓、漏-源間加正向電壓以保證場效應管可以正常工作。所加負向電壓越大，在PN結處所形成的耗盡區越厚，導電溝道越窄，溝道電阻越大，漏極電流越小;反之，所加負向電壓越小，在PN結處所形成的耗盡區越薄，導電溝道越厚，溝道電阻越小，漏極電流越大。由此通過控制柵-源間所加負向電壓完成了對溝道電流的控制。

Bipolar工藝的優勢

與其他半導體制造技術相比，Bipolar工藝有多個優勢。首先，由于NPN或PNP晶體管中的電子和空穴可以同時流動，它們的速度可以更快，從而實現更高性能的器件。其次，這種工藝也具有更高的噪聲容限和線性范圍。最后，由于Bipolar晶體管具有極高的可靠性，它們常常被用于高溫、高輻射和高壓的環境中。

Bipolar工藝的制造流程

Bipolar工藝的制造流程通常包括以下步驟：

1.硅片清洗：清洗晶片以去除灰塵、雜質和其他有害物質。

2.擴散：在晶片上涂上材料并通過熱處理，以將材料中的雜質擴散到晶片中。

3.沉積：將溶液或氣體加熱并通過熱處理，在晶片表面沉積一層薄膜。

4.光刻：涂上光敏膠，然后在光源下進行曝光，以形成所需圖案。

5.蝕刻：將未覆蓋光敏膠的晶片部分通過化學腐蝕去除，以形成所需結構。?? ?

6.金屬化：在晶片上涂上金屬，以制造電極或其他連接器件。

7.包封：用環氧樹脂或硅膠等材料將晶片密封，以保護器件。

Bipolar工藝的應用

Bipolar工藝主要用于制造高性能和高可靠性的半導體元器件，包括晶體管、場效應管、集成電路和光電器件等。在電子、通信、醫療和能源等領域都有廣泛的應用。

2.CMOS工藝?? ?

CMOS是ComplementaryMetalOxideSemiconductor（互補金屬氧化物半導體）的縮寫。它是指制造大規模集成電路芯片用的一種技術或用這種技術制造出來的芯片。

1960年被發明，可以用在數字電路，也可以使用在數?；旌想娐飞?。對于超過10Mps以上數模轉換的電路，廣泛使用CMOS電路，主要是功耗收益比較大，使用CMOS比較容易實現模擬電路和數字電路的集成。?? ?

CMOS應用

CMOS被廣泛應用在數字電路和模擬電路之中。

在數字電路中，由CMOS門電路(非門、或非門、與非門、或門、與門、與或非門、異或門、OD門、傳輸門、三態門)使得各種邏輯的實現成為可能，讓數字電路成為一個豐富多彩的世界。

圖7CMOS與非門和或非門

這些數字門可以相互組合構成更復雜的電路，如利用門電路的固有延遲時間將奇數個反相器首尾相連，就可以做出環形振蕩器。?? ?

圖8環形振蕩器

在模擬電路中，CMOS也是基石般的存在。盡管隨著電路設計的發展，越來越多類型的器件出現，如DMOS、BJT等，但是CMOS仍然發揮著不可替代的重要作用，并且越來越多的工藝要求將CMOS和其他器件能共同集成，如現在大勢的BCD工藝[3]，將BJT，DMOS,CMOS結合到了一起。

圖9BCD工藝

在典型的模擬電路應用中，構成基準電路、LDO、過壓保護電路等復雜電路中，CMOS都隨處可見。?? ?

圖10一種高PSSR的帶隙基準電路[4]

COMS門電路

CMOS門電路

CMOS門電路一般是由MOS管構成，由于MOS管的柵極和其它各極間有絕緣層相隔，在直流狀態下，柵極無電流，所以靜態時柵極不取電流，輸入電平與外接電阻無關。由于MOS管在電路中是一壓控元件，基于這一特點，輸入端信號易受外界干擾，所以在使用CMOS門電路時輸入端特別注意不能懸空。在使用時應采用以下方法：

1）、與門和與非門電路：由于與門電路的邏輯功能是輸入信號只要有低電平，輸出信號就為低電平，只有全部為高電平時，輸出端才為高電平。而與非門電路的邏輯功能是輸入信號只要有低電平，輸出信號就是高電平，只有當輸入信號全部為高電平時，輸出信號才是低電平。所以某輸入端輸入電平為高電平時，對電路的邏輯功能并無影響，即其它使用的輸入端與輸出端之間仍具有與或者與非邏輯功能。這樣對于CMOS與門、與非門電路的多余輸入端就應采用高電平，即可通過限流電阻（500Ω）接電源。

2）、或門、或非門電路：或門電路的邏輯功能是輸入信號只要有高電平輸出信號就為高電平，只有輸入信號全部為低電平時，輸出信號才為低電平。而或非門電路的邏輯功能是輸入信號只要有高電平，輸出信號就是低電平，只有當輸入信號全部是低電平時輸出信號才是高電平。這樣當或門或者或非門電路某輸入端的輸入信號為低電平時并不影響門電路的邏輯功能。所以或門和或非門電路多余輸入端的處理方法應是將多余輸入端接低電平，即通過限流電阻（500Ω）接地。?? ?

CMOS邏輯電平

高速CMOS電路的電源電壓VDD通常為+5V;Vss接地，是0V。

高電平視為邏輯“1”，電平值的范圍為：VDD的65%～VDD(或者VDD-1.5V～VDD)

低電平視作邏輯“0”，要求不超過VDD的35%或0～1.5V。

+1.5V～+3.5V應看作不確定電平。在硬件設計中要避免出現不確定電平。

隨著技術的發展，單片機的電源呈下降趨勢。低電源電壓有助于降低功耗。VDD為3.3V的CMOS器件已大量使用。在便攜式應用中，VDD為2.7V，甚至1.8V的單片機也已經出現。將來電源電壓還會繼續下降，降到0.9V，但低于VDD的35%的電平視為邏輯“0”，高于VDD的65%的電平視為邏輯“1”的規律仍然是適用的。

CMOS集成電路的性能特點

微功耗—CMOS電路的單門靜態功耗在毫微瓦（nw）數量級。

高噪聲容限—CMOS電路的噪聲容限一般在40%電源電壓以上。

寬工作電壓范圍—CMOS電路的電源電壓一般為1.5~18伏。

高邏輯擺幅—CMOS電路輸出高、低電平的幅度達到全電為VDD，邏輯“0”為VSS。

高輸入阻抗--CMOS電路的輸入阻抗大于108Ω,一般可達1010Ω。

高扇出能力--CMOS電路的扇出能力大于50。

低輸入電容--CMOS電路的輸入電容一般不大于5PF。?? ?

寬工作溫度范圍—陶瓷封裝的CMOS電路工作溫度范圍為

-550C~1250C；塑封的CMOS電路為–400C~850C。

CMOS工作原理及詳解

由于兩管柵極工作電壓極性相反，故將兩管柵極相連作為輸入端，兩個漏極相連作為輸出端，如圖(a)所示，則兩管正好互為負載，處于互補工作狀態。當輸入低電平(Vi=Vss)時，PMOS管導通，NMOS管截止，輸出高電平，如圖(b)所示?！　ぎ斴斎敫唠娖剑╒i=VDD）時，PMOS管截止，NMOS管導通，輸出為低電平，如圖(c)所示。兩管如單刀雙擲開關一樣交替工作，構成反相器。

1、非門

非門(反向器)是最簡單的門電路，由一對CMOS管組成。其工作原理如下：

A端為高電平時，P型管截止，N型管導通，輸出端C的電平與Vss保持一致，輸出低電平;A端為低電平時，P型管導通，N型管截止，輸出端C的電平與VDD一致，輸出高電平。?? ?

2、與非門工作原理

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、3管導通，2、4管截止，C端電位與1管的漏極保持一致，輸出高電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出高電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

3、或非門工作原理?? ?

①、A、B輸入均為低電平時，1、2管導通，3、4管截止，C端電壓與VDD一致，輸出高電平。

②、A輸入高電平，B輸入低電平時，1、4管導通，2、3管截止，C端輸出低電平。

③、A輸入低電平，B輸入高電平時，情況與②類似，亦輸出低電平。

④、A、B輸入均為高電平時，1、2管截止，3、4管導通，C端電壓與地一致，輸出低電平。

注：將上述“與非”門、“或非”門邏輯符號的輸出端的小圓圈去掉，就成了“與”門、“或”門的邏輯符號。而實現“與”、“或”功能的電路圖則必須在輸出端加上一個反向器，即加上一對CMOS管，因此，“與”門實際上比“與非”門復雜，延遲時間也長些，這一點在電路設計中要注意。

4、三態門的工作原理?? ?

當控制端C為“1”時，N型管3導通，同時，C端電平通過反向器后成為低電平，使P型管4導通，輸入端A的電平狀況可以通過3、4管到達輸出端B。

當控制端C為“0”時，3、4管都截止，輸入端A的電平狀況無法到達輸出端B，輸出端B呈現高電阻的狀態，稱為“高阻態”。

這個器件也稱作“帶控制端的傳輸門”。帶有一定驅動能力的三態門也稱作“緩沖器”，邏輯符號是一樣的。

注：從CMOS等效電路或者真值表、邏輯表達式上都可以看出，把“0”和“1”換個位置，“與非”門就變成了“或非”門。對于“1”有效的信號是“與非”關系，對于“0”有效的信號是“或非”關系。

上述圖中畫的邏輯器件符號均是正邏輯下的輸入、輸出關系，即對“1”(高電平)有效而言。而單片機中的多數控制信號是按照負有效(低電平有效)定義的。例如片選信號CS(ChipSelect)，指該信號為“0”時具有字符標明的意義，即該信號為“0”表示該芯片被選中。因此，“或非”門的邏輯符號也可以畫成下圖。?? ?

COMS傳感器

1、Cmossensorstack

以手機相機為例，如下的構造和堆棧類似，光線進入物鏡、通過IRcut(過濾掉紅外光)、進入Micolens(sensor每個像素上都有一個微鏡頭，更利于聚光)、ColorFilter(用來過濾出光線中的RGB顏色分量的濾光板)、透射到SensorArray（像素陣列，是bayer格式）、最后是PCB電路板。

2、sensorfloorplan(平面構造圖)?? ?

OpticalBlack：光遮斷黑電平，用金屬遮蓋住這一部分的光線，讓其完全不感光，體現出的顏色就是Opticalblack；

Dummyborder:不用的一部分像素；

Powermanagement：電源管理模塊；

Control/processing/memory：有OTP、....

READOUT：輸出電路，把感光元器件的感光值變為數字值，給讀出來；

每個有效像素都是下圖中的結構（反向偏置的感光二極管+MOS電容），當在二極管上施加反向偏置電壓時，他就變成了一個電容，加反向電壓就是給電容充電，在二極管里面形成電荷，

對于這種光電二極管來說，當反向充電充滿后，由于光子的攝入，會導致內部激發出新的電子和供缺對，與原來充電形成的電子和供缺對進行配對放電，形成電流（l_ph），

由于光子的激發產生的光電流，光電流經過右邊的電容器累計電荷進行充電的動作，把電流變成電壓輸出出去，這就是一個基本的感光元件的基本結構，不止camerasensor，其他光譜產品也是用的類似結構；?? ?

3、光子（Photon）與量子效率（quantumefficiency）

由于光線的波長及頻率不同，則每種色光的光子所載有的能量是不同的，如下藍色光光子是4.41E^-19焦耳；

光子能量：E=h（普朗克宏量）*c（光速）/λ（光的波長）

總能量：Total_Power=sum_of(allphotons)所有光子能量的和；

量子效率：QE=1/3inthiscase(如上圖，3個光子形成1個電荷)；?? ?

4、與量子效率QE有關的幾個重要概念

QE：是衡量某個顏色通道某個頻率/波長的光子轉換成電子的效率；

IRcuter：cutnearIR(用于去掉camrea近紅外不可見光)；

Crosstalk：用于衡量整個成像模組的性能指標（包括lens、colorfilter、IR、Sensor）理想情況下經過Colorfilter每個RGBpixel都只感受其對應顏色的光，

如圖2所示，但現實是因為不同的模組，工藝，使得每個顏色通道的感光都是交疊的，如圖1.所示，pixel不能完全被一個顏色通道的光所激發的情況叫Crosstalk，

Crosstalk越小越好，所以ISP會有一個ccm的模塊用來矯正這個問題（相當于我要算b通道的顏色分量時，要把g,r通道的響應要減去）；?? ?

Sensitivity=QE*Pixel_Size（Sensitivity也就是像素對光的敏感程度，即同樣的光子我能激發多少的電荷）；

5、感光過程

1、充電：先對光電二極管進行充電，N是電子，P是空穴（模擬電路中的兩種載流子，帶有負電荷和正電荷），當對二極管施加反向電壓時，

就相當于對二極管的容性進行充電，在二極管上就形成了如圖，上面4個電子，下面4個空穴；

2、感光：當有光子進來時，光電二極管進行光電效應，就會激發一個電子和空穴的配對，就會與原來存在的電子和空穴進行融合（正負融合）就形成了光電流，

光電流在mos電容上面形成充電效應，就會產生一個電壓的變化，如果原來是0，現在增加的就是△V；

3、放電：從二極管的角度來看，電荷數也就是電子數和空穴數變少了（光子激發了電子和空穴的配對），△Q(電荷變化)=Ne(光子數)*e(單個電荷的能量)*QE(光電轉換效率）;

Q(電容)=V*C(電容的大小)，△V=△Q/C(電容處輸出的電壓，對應上了電荷的變化，也就是把光電效應和輸出電壓聯系起來了，?? ?

實現了光子到電壓的轉換，后面會再有進一步的電路再去處理電壓值）；

6、讀取過程

如下，經過感光過程得到從e到v的變化，實現了感光程度可以量化的一個數值，接著信號經過模擬放大器放大，接著通過AD轉換器，變為數字信號。

從時間軸上來看，Reset(充電過程)，把所有光電二極管充滿電，讓其變為FullWell，接著等待一段時間進行感光（也就是曝光時間），

最后讀取電路，總共對Sensor操作的時間為：Total_time=reset_teme+exposure_time+readout_time

（reset_time比較小，有時計算不精確時，可以忽略掉）；

7、Sensor動態范圍?? ?

如上圖，中間部分為器件感光部分（用來存儲光生電荷的電場，叫勢阱），勢阱越大。能容納的電子越多，Sensor的動態范圍則越大，這涉及到如下幾個概念：

1、FullwellCapacity：電荷累積到一定程度，勢阱滿了，電荷就會溢出，所以電荷累計到什么程度勢阱會滿的程度就叫Fullwell；

2、DarkCurrent:勢阱底部始終存在不感光的電荷，他是與物理器件、半導體的工藝缺陷，是無法避免的，也是造成blacklevel的原因；

3、FillFactor：是中間感光部分的阱的面積除以整個PCB的面積；

DynamicRange=Saturation/blacklevel

(Saturation由Fullwell決定，blacklevel由DarkCurrent決定，對WDR的sensor來說是一個非常重要的指標)；

8、Sensor時序?? ?

每次曝光結束時，就會有相應的讀出電路，把信號讀出來，就可以得到當前光電二級管的電壓值，這就是sensor操作的一個時序；

9、NoiseinSensor

時域噪聲---KTCNosie(readout)、PhotonShoNoise、DarkCurrentNoise、PowerNoise

空域噪聲---DefectPixel、ROW/ColumnNoise、PRNU、DSNU

COMS技術

先從MOS管開始，如下圖所示，是MOS管的橫截面圖。M-O-S管的全稱稱為Metal-Oxide-Semiconductor,即這三個字母，代表的是晶體管的結構，分別為金屬柵極，薄氧化物絕緣體以及半導體溝道。下圖示NMOS晶體管。它在P型硅襯底中制造，具有重摻雜的源極、漏極。

早期的柵極是用金屬制作的，但現在由導電的多晶硅取代。柵極位于一層薄薄的二氧化硅上，這是一種絕緣體。襯底，柵極，源極和漏極，通過金屬端子與外界連接。?? ?

PMOS，是在N型硅襯底中制造，具有多晶硅柵極，P型源極和漏極，同樣器柵極，源極和漏極以及襯底通過金屬端子與外界連接。

CMOS全稱為complementaryMOS。在CMOS工藝中，在同一晶圓上，可以同時存在NMOS和PMOS，這樣，給電路設計帶來極大的便利。

當使用晶圓來加工IC時，有兩種摻雜形式的晶圓可以選擇，分別為P型晶圓和N型晶圓。P型晶圓，可以用來制作NMOS;但是PMOS需要的是N型襯底，怎么能在P型晶圓上實現呢？其實是采用N阱技術，PMOS管是在被稱為N阱的N型硅區域內制成的，如下圖所示。?? ?

與NMOS和BIPOLAR技術相比，CMOS的主要優勢是功耗要小得多。與NMOS或BIPOLAR電路不同，互補MOS電路幾乎沒有靜態功耗。只有在電路實際切換的情況下才會消耗功率。這允許在IC上集成比NMOS或雙極技術更多的CMOS門。

CMOS制造步驟和PCB加工也很類似，使用二十個基本制造步驟完成制造。以用N阱制作CMOS為例。

步驟1：首先我們選擇一個基板作為制造的基礎。對于N-阱，選擇P-型硅襯底。

第2步–氧化：n型雜質的選擇性擴散是使用SiO2作為屏障來完成的，該屏障保護晶圓的某些部分免受基板的污染。SiO2是通過在大約10000c的氧化室中將襯底暴露于高質量氧氣和氫氣的氧化工藝來布局的。

第3步——光刻膠的生長：在這個階段，為了進行選擇性蝕刻，對SiO2層進行光刻工藝。在這個過程中，晶片被涂上一層均勻的感光乳劑膜。?? ?

第4步–掩膜：此步驟是光刻工藝的延續。在此步驟中，使用模板制作所需的開放圖案。該模板用作光刻膠上的掩模。襯底現在暴露于紫外線下，掩模暴露區域下的光刻膠被聚合。

第5步-去除未曝光的光刻膠：去除掩模，并通過使用三氯乙烯等化學品顯影晶片來溶解未曝光的光刻膠區域。

第6步-蝕刻：將晶片浸入氫氟酸蝕刻溶液中，去除摻雜劑擴散區域的氧化物。

第7步–去除整個光刻膠層：在蝕刻過程中，受光刻膠層保護的SiO2部分不受影響?，F在用化學溶劑（熱H2SO4）剝離光刻膠掩模。

步驟8–N阱的形成：n型雜質通過暴露區域擴散到p型襯底中，從而形成N阱。

第9步–去除SiO2：現在使用氫氟酸去除SiO2層。

第10步-多晶硅沉積：CMOS晶體管的柵極未對準會導致不需要的電容，從而損壞電路。因此，為了防止這種“自對準柵極工藝”，最好在使用離子注入形成源極和漏極之前形成柵極區域。?? ?

多晶硅用于柵極的形成是因為它可以承受大于80000℃的高溫，當晶片經過退火方法形成源極和漏極時。多晶硅通過使用化學沉積工藝沉積在柵極氧化物薄層上。多晶硅層下方的這種薄柵極氧化物可防止柵極區域下方的進一步摻雜。步驟11-柵極區域的形成：除了為NMOS和PMOS晶體管形成柵極所需的兩個區域外，多晶硅的剩余部分被剝離。

第12步–氧化工藝：在晶圓上沉積一層氧化層，作為進一步擴散和金屬化工藝的屏蔽層。?? ?

第13步–掩蔽和擴散：為了使用掩蔽工藝制作用于擴散n型雜質的區域，制作小間隙。

使用擴散工藝開發了三個n+區域，用于形成NMOS的端子。

第14步–去除氧化物：剝去氧化層。?? ?

第15步–P型擴散：類似于用于形成PMOS的p型擴散端子的n型擴散。

第16步-厚場氧化層的鋪設：在形成金屬端子之前，鋪設厚場氧化層，以便為不需要端子的晶圓區域形成保護層。

步驟17–金屬化：此步驟用于形成可以提供互連的金屬端子。鋁被涂在整個晶片上。?? ?

第18步–去除多余金屬：從晶圓上去除多余的金屬。

步驟19-端子的形成：在去除多余金屬端子后形成的間隙中，形成互連。

第20步–分配端子名稱：為NMOS和PMOS晶體管的端子分配名稱。

CMOS工藝目前已經發展到3nm的時代，但是這些基本上主要數字電路追求工藝節點。但是針對模擬電路為主或者數?；旌想娐肪佣嗟男酒?，當前芯片主要分布在180nm到28nm之間。主要工藝節點有180nm，130nm，110nm，90nm，65nm，55nm，40nm和28nm等。如果電路中沒有超高速轉換器或者高速接口電路，基本CMOS工藝節點在90nm及以上比較多，65nm及以下節點則更加適用于高速轉換器，高速接口的電路中。CMOS電路被用在射頻應用時候，一般很難突破6GHz頻率，超過6GHz之后，噪聲和線性會快速下降。?? ?

更高的工藝節點有利于數字電路速度提高并且有效降低尺寸，但是也會帶來漏電流會變大，投片費用也較高。較低的工藝節點會限制運行速度，尺寸上也會比較大，但是漏電流更小，投片費用也更低。針對模擬電路，特別是數?；旌想娐范?，選擇合適的工業節點是至關重要的。

CMOS作為標準半導體電路，隨著手機，計算器和超算等行業的發展，以及摩爾定律發展，工藝要求不斷提高，目前已經開始邁入3nm的時代，2021年TSMC的28nm及以上工藝收入已經占據的80%。在巨大的投入情況下，芯片廠商即使是IDM已經很難在最高自建生產線的，而是通過代工方式實現生產。

3.BICMOS工藝

BIMOS就是CMOS和BIPOLAR的混合，就是在CMOS的基礎上生長BIPOLAR，由于BIPOLAR可以做到非常低的漏電電流和噪聲，針對數?；旌想娐?，特別是低噪聲或者低偏移的數?；旌想娐肥褂肂ICMOS即可以發揮CMOS的功耗的優勢，又可以兼顧模擬高性能特性。

把雙極型晶體管（BJT）和CMOS器件同時集成在同一塊芯片上的新型的工藝技術，它集中了上述單、雙極型器件的優點，兩者“交叉”結合，取長補短，調和折衷，為發展我國高速、高性能的各種通信、信息處理和網絡電路、通信用模擬/數字混合微電子電路和數字通信用超大規模集成電路（數字通信VLSI）開辟了一條嶄新的道路。

CMOS工藝和BiPolar工藝是兩種主要的硅集成電路工藝，它們有各自的優點。CMOS器件有集成度高、功耗低、輸入阻抗高等優點。BiPolar器件有截止頻率高、驅動能力大、速度快、噪聲低等優點。它們的優缺點正好互相補充，將它們集成同一芯片上形成BiCMOS工藝，制得的器件性能定將超出單一工藝。

形成BiCMOS工藝的方案現有很多，大致可歸納為兩大類：一類是以CMOS工藝為基礎，另一類是以Bipolar工藝為基礎。采用原有的2umN阱CMOS工藝基礎上選用雙埋層、雙阱、外延結構來形成BiCMOS工藝。

BICMOS，BICMOS=Bipolar+CMOS，一般有兩種類型的BICMOS，一種是以Bipolar工藝為基礎，將CMOS加入到Bipolar工藝中，這種BICMOS工藝的器件特性以Bipolar器件為主，CMOS器件為輔，CMOS器件特性并不是最佳，Bipolar器件特性可以達到很好的程度；另一種以CMOS器件為主，Bipolar器件為輔，CMOS器件特性可以達到比較好的程度，Bipolar特性一般，簡單的甚至直接只是加一個Base區域，Bipolar器件只是起到最基本的作用，比如做badgap用，提供一個參考電壓。兩種BICMOS工藝不論側重點如何，只要滿足設計的需求即可，在這個客戶導向的時代，只要你能給代工廠足夠的訂單，代工廠就能拿出足夠誠意來滿足客戶的各種需求。?? ?

BiCMOSSiGe工藝，還廣泛使用在射頻與微波的器件上，當前SiGe的BIMOS可以工作在28GHz，可以用在毫米波頻段，替代GaAs的工藝。

下面是BiCMOS結構的一例。先在基板上形成n阱，再在其中形成npn型的雙極結型三極管。通過擴散形成半導體結的工藝，要設法在CMOS和雙極結型之間通用化，使工藝盡可能簡約，工藝路線盡可能短。?? ?

BiCOMS器件結構

現在大量的BiCMOS都已實現制品化，但在確保功能的基礎上，為了實現工藝方便、結構簡單，每一種的工藝順序和組合是千差萬別的。所謂SOI(SiliconOnInsulatingSubstrate)，是在絕緣體層之上形成Si層制成SOI基板，再按如前所述的方法，在SOI基板上形成器件。經多年的研究開發，SOI器件已有各種類型的產品面市。與使用硅晶圓的情況相比，使用SOI基板由于不受普通Si基板固有容量的限制，有可能實現器件的更高性能化。SOI基板的制作方法，有晶圓鍵合法和通過氧離子注入硅基板內部形成絕緣層而被稱為SIMOX(SeparationbyIMplantedOXygen)的方法。這兩種方法都是復合工藝的產物，此后又都有各種各樣的變化和進展。20世紀60年代后期，通過在藍寶石基板上外延硅單晶層，開發出SOS(SiliconOnSapphire)器件。通過優化外延條件可以控制并提高硅單晶外延層的質量，甚至可以按要求制作Si-Ge層及梯度材料層等，人們期待這種方法會在半導體材料創新方面有所作為。圖二表示SOI基板上形成的器件的斷面結構。(a)采用SIMOX或鍵合基板。通過SIMOX或鍵合結構，SiO2之下的硅只是作為支持臺，對于器件特性完全沒有任何貢獻。因此，采用(b)所示的藍寶石基板。?? ?

使用SOI基板的器件結構

如圖所示，即使支持母體整體都是絕體也不存在任何障礙。在制定工藝程序時，僅考慮在SOI基板上制作什么樣的器件即可，不必特別對SOI基板有什么考慮，但由于是SOI基板，個別工藝條件可能會受到制約。實際上，SOI基板的形成是其關鍵所在。

4.BCD工藝

BCD（Bipolar-CMOS-DMOS）技術是一種單片集成工藝技術，能夠在同一芯片上制作Bipolar、CMOS和DMOS器件，1985年由意法半導體率先研制成功。隨著集成電路工藝的進一步發展，BCD工藝已經成為PIC的主流制造技術。?? ?

圖片來自ST官網

BCD工藝是BIPOLAR,CMOS和DMOS的組合。CMOS實現數字電路和邏輯，BIPOLAR實現精密的模擬電路，DMOS實現高壓部分。

介質隔離的BCD縱向剖面圖

1950年代出現了適合生產模擬功能器件的雙極（Bipolar）工藝，雙極器件一般用于功率稍大的電路中，具有截止頻率高、驅動能力大、速度快、噪聲低等優點，但其集成度低、體積大、功耗大。1960年代，出現了適合生產數字功能電路的CMOS（互補金屬氧化物半導體）工藝，CMOS器件具有集成度高、功耗低、輸入阻抗高等優點，驅動邏輯門能力比其他器件強很多，也彌補了雙極器件的缺點。1970年代，出現了適合生產功率器件的DMOS（雙擴散金屬氧化物半導體）工藝，DMOS功率器件具有高壓、大電流的特點。?? ?

BCD工藝把Bipolar器件、CMOS器件、DMOS功率器件同時制作在同一芯片上，綜合了雙極器件高跨導、強負載驅動能力和CMOS集成度高、低功耗的優點，使其互相取長補短，發揮各自的優點；同時DMOS可以在開關模式下工作，功耗極低。不需要昂貴的封裝和冷卻系統就可以將大功率傳遞給負載。低功耗是BCD工藝的一個主要優點之一。BCD工藝可大幅降低功率耗損，提高系統性能，節省電路的封裝費用，并具有更好的可靠性。

經過35年的發展，BCD工藝已經從第一代的4微米發展到了第九代的0.11微米，線寬尺寸不斷減小的同時，也采用了更加先進的多層金屬布線系統，使得BCD工藝與純CMOS工藝發展差距縮小，目前的BCD工藝中的CMOS與純CMOS可完全兼容。另一方面，BCD工藝向著標準化模塊化發展，其基本工序標準化，混合工藝則由這些基本工序組合而成，設計人員可以根據各自的需要增減相應的工藝步驟。

BCD首創者-意法半導體

1987年6月，意大利SGS微電子（SGSMicroelettronica，始于1957年）和法國湯姆森半導體（ThomsonSemiconducteurs，始于1962年）合并成立了意法半導體（SGS-ThomsonMicroelectronics），1998年5月英文名稱更名為STMicroelectronics。

1980年代初期，當時的SGS微電子（SGSMicroelettronica）的工程師為了解決各種電子應用問題，提出了一個革命性的構想：

1）創造一種將晶體管和二極管集成在一顆芯片上的技術，并能夠提供數百瓦功率；

2）用邏輯控制功率，實現方式需要遵循摩爾定律；

3）最大限度地降低功耗，從而消除散熱器；

4）支持精確的模擬功能；

5）以可靠的實現方式滿足廣泛的應用需求。

1984年SGS的工程師成功將Bipolar/CMOS/DMOS/Diodes通過硅柵集成在一起。BCD首個器件是L6202電動機全橋驅動器，采用4微米技術，12層光罩，工作電壓60V，電流1.5A，開關頻率300kHz，達到所有設計目標。這個新的可靠工藝技術讓芯片設計人員能夠在單個芯片上靈活地集成功率、模擬和數字信號處理電路。?? ?

圖片來自ST官網

經過35年的發展，意法半導體開發了一系列對全球功率IC影響深遠的BCD工藝，如BCD3（1.2微米）、BCD4（0.8微米）、BCD5（0.6微米）。

意法半導體目前提供三種主要的BCD技術，包括BCD6（0.35微米）/BCD6s（0.32微米）、BCD8（0.18微米）/BCD8s（0.16微米和BCD9（0.13微米）/BCD9s（0.11微米），其第十代BCD工藝將采用90納米。

BCD6和BCD8還提供SOI工藝選項。

據悉，意法半導體從1985年BCD推出工藝，至今已經過去35年并經歷了九次技術迭代，產出500萬片晶圓，售出400億顆芯片，僅2020年就售出近30億顆芯片，第十代BCD技術即將開始投產。?? ?

BCD工藝廣泛使用在的電源，電池檢測，LED驅動等高壓電路中。目前BCD工藝主要工藝節點有0.25um，0.18um,130nm,90nm和55nm。耐壓等級根據應用不同，最低為5V,其次是12V,40V,60V,80V,120V，最高達到6KV等。BCD除了不斷提高工藝的制程和耐壓等級之外，通過結構改善如DTI(DeepTrendInsolate)降低尺寸，也通過SOI工藝提高隔離等級降低尺寸。ST公司是BCD工藝的發明者，從ST官網數據可以看出，ST的BCD工藝已經發展到90nm（100V），最高耐壓到6KV，發展到第9代，工藝涉及到SOI和DTI等。其他廠商如TI的BCD工藝已經支撐110nm（85v）耐壓，采用DTI實現。NXP主要基于SOI的BCD工藝上開發汽車電源類和音頻功放等產品。晶圓代工廠中，TSMC，TOWER,GlobalFoundries,SMIC和華虹都有開發BCD工藝。

5.SOI-CMOS

絕緣層上硅（SOI）技術的獨特特性正在開啟一個新的應用領域，相關所需要的基礎可以支持和促進新興市場的開發。

30多年前，IBM在其高端0.25μm工藝處理器上首次應用了基于SOI技術的商用器件，該技術首先來自藍寶石上硅的襯底。

SOI工藝是使用SIO2作為隔離，消除漏級，源級和襯底的之間PN結，從而減少的結電容，消除閂鎖效應，提高了電路的工作頻率。SOICMOS可以使用高性能的射頻開關產品，用來替代GaAs。

由于CMOS很難被使用在超過6GHz射頻產品上，但是諸如毫米波5G通信，77-79G的毫米波雷達電路，由于其成本和集成要求高，SIO-CMOS也被廣泛使用在微波數?；旌想娐分?。從GlobalFoundries的財報中可以看出，RF-SOI工藝是GF的一個非常重要工藝，基于RF的SOI的工藝的產品廣泛使用手機和無線基礎設施中。?? ?

SOIMOS示意圖

SOI晶圓制造

SmartCut是SOI晶圓制造的主流技術。Soitec（法國，Grenoble）是該項專利的擁有者，并授權給Shin-EtsuHandotai（SHE，東京）進行晶圓制造，目前，全球SOI晶圓的83%是采用這種方法制造的。該技術通過熱氧化方法在硅襯底上生長一層薄氧化層，然后進行氫注入。接下來將有氧化層的一面覆蓋到另一片薄的單晶晶圓上進行鍵合。發泡工藝之后，將機械支撐部分去處，并對剩余單晶硅層進行拋光，使其厚度適合器件制造。

硅層和埋層氧化層厚度可以薄到10nm。盡管如此，Soitec的CEOAndré-JacquesAuberton-Hervé指出，實現幾個原子層厚度的均勻性是最大的挑戰。

在300mm晶圓上，對晶圓內和晶圓間薄膜厚度的控制可以達到納米級別。如此高精度的控制主要歸功于SmartCut技術，由于其采用了離子注入這種高重復性穩定的工藝來定義平面。將均勻性良好的離子注入工藝與其之前高精度控制的熱氧化工藝、化學清洗以及RTP退火工藝結合在一起，可以大規模的生產薄膜厚度均勻性達到埃量級的薄膜。Auberton-Hervé表示：使用全自動化制造工藝結合標準的制造和測量設備可以保證SOI晶圓具有與普通晶圓接近的成本。因為全耗盡型器件依賴超薄的硅層來避免短溝效應，因此，這對傳統的晶圓加工工藝產生了極大的挑戰。?? ?

6.GaAs工藝

GaAs工藝廣泛使用射頻和微波電路中，特別在10GHz以上的頻率上，GaAs射頻特性尤為突出。如基于GaAs技術的LNA，VCO性能遠超其它工藝的器件。GaAs也存在問題，無法實現復雜數字電路，ESD等級低，容易損壞等。GaAs耐壓值較低，工作電壓在5-7V，廣泛使用終端設備PA中。常用GaAs工藝有HBT和pHEMT，其中HBT主要被用在功率放大器中，而PHEMT被用在射頻開關和LNA中。

StrategyAnalytics研究報告給出，包含IDM與代工廠在內，2021年全球GaAs產值為98億美元。?? ?

GaAs主要制程

射頻技術包含第二代半導體HBT/pHEMT，基本構造請見下圖，在前端工藝中，必須經過黃光、薄膜、蝕刻、后段……等不同的步驟，以十幾道的光罩（Mask)做出三個極HBT『射極（Emitter）、基極（Base）、集極（Collector）』或pHEMT『源極(Source)、柵極（Drain）、閘極（Gate）』與金屬層（Metallayers）。由于HBT/pHEMT主要應用于功率放大器，其電流密度極高，因此芯片散熱性非常重要，故在前端制程完成后做晶背(Backside）制程，使原先的芯片厚度變為原來的七分之一左右或更薄，并在接線墊處（Pad）做一導通的孔洞（Viahole），使得電流可由前端流向晶背而散熱。下文簡單介紹四個制程。?? ?

黃光制程

光刻膠涂布及顯影

Track

利用旋涂方式把光刻膠涂布在晶圓上

晶圓曝光后用顯影液把曝光印制到晶圓上的精細圖形顯現出來

涂布光刻膠CoaterUnit

冷板和熱板Hot&Coldplate

顯影DeveloperUnit

晶圓傳送暫存Transformationbuffer

光刻膠涂布及顯影機構

Mainunits

涂布光刻膠CoaterUnit

冷板和熱板Hot&Coldplate

顯影DeveloperUnit

晶圓傳送暫存Transformationbuffer

步進式光刻機

Stepper?? ?

把掩膜版上的精細圖形通過光線的曝光印制到晶圓上

PhotoProcess

涂膠→曝光→顯影→Overlay→CD量測→ADI檢查

蝕刻制程

干法刻蝕

DryEtching?? ?

利用氣體分子或其產生的離子或游離基，對晶圓上的材質發生化學反應或進行物理式撞擊，而達到蝕刻目的

一般常用氣體主要為氟（F）和氯（CL）系

氮化硅干蝕刻

背孔干蝕刻

濕法刻蝕

WetEtching

藉由各種化學藥劑之間的使用，對不同材質之間高選擇比達到蝕刻，或潔凈晶圓表面的工藝流程

沒有等離子損傷，比干法刻蝕更低的成本?? ?

化學槽構造

水槽構造

薄膜制程

蒸鍍

Evaporation

在晶圓上沉積金屬層用作電感、金屬互連線、電容電極?? ?

濺鍍

Sputtering

在晶圓上沉積金屬層用作電感、金屬互連線、電容電極?? ?

后段制程

研磨

Grinding

將芯片原本厚度，經過研磨機臺設備將其減薄到100um以下?? ?

激光切割

Laserdicing

將芯片經過激光切割工藝后，使得晶圓上的每一顆晶粒都分離?? ?

全球主要GaAs器件提供商主要是Skyworks（IDM），Qorvo（IDM）和臺灣的WinSemi（穩懋），穩懋為很多國際大廠如Broadcom，Qualcomm，Murata,ADI，M/A-COM提供代工的業務，是全球第一大的GaAs代工廠。?? ?

7.GaN工藝

GaN主要使用在射頻和微波超寬帶的PA產品以及高頻的開關電源產品中。與傳統MOSFET相比，GaN最大優勢就是高頻特性，在射頻PA領域就是超寬帶寬特性。

典型GaN射頻器件的工藝流程

典型的GaN射頻器件的加工工藝主要包括如下環節：外延生長-器件隔離-歐姆接觸（制作源極、漏極）-氮化物鈍化-柵極制作-場板制作-襯底減薄-襯底通孔等環節。?? ?

外延生長

采用金屬氧化物化學氣相沉積（MOCVD）或分子束外延（MBE）方式在SiC或Si襯底上外延GaN材料。

器件隔離

采用離子注入或者制作臺階（去除掉溝道層）的方式來實現器件隔離。射頻器件之間的隔離是制作射頻電路的基本要求。

歐姆接觸

形成歐姆接觸是指制作源極和漏極的電極。對GaN材料而言，制造歐姆接觸需要在很高的溫度下完成。

氮化物鈍化

在源極和漏極制作完成后，GaN半導體材料需要經過鈍化過程來消除懸掛鍵等界面態。GaN的鈍化過程通常采用SiN（氮化硅）來實現。

柵極制作

在SiN鈍化層上開口，然后沉積柵極金屬。至此，基本的場效應晶體管的結構就成型了。?? ?

場板制作

柵極制作完成后，繼續沉積額外的幾層金屬和氮化物，來制作場板、互連和電容，此外，也可以保護器件免受外部環境影響。

襯底減薄

襯底厚度減薄至100μm左右，然后對減薄后的襯底背部進行金屬化。

襯底通孔

通孔是指在襯底上表面和下表面之間刻蝕出的短通道，用于降低器件和接地(底部金屬化層)之間的電感。

5G高頻特性，GaN技術伸展空間巨大

近年來由于肖特基勢壘二極管(schottkybarrierdiode，簡稱sbd)的低導通壓降和極短的反向恢復時間對電路系統效率提高引起了人們高度重視并應用廣泛。傳統的肖特基二極管存在如下缺陷：(1)由于反向阻斷能力接近200v時，肖特基整流器的正向壓降vf將接近pin整流器的正向壓降，因此傳統的肖特基勢壘二極管的反向阻斷電壓一般低于200v，使之在應用中的效率更低。(2)傳統的肖特基二極管其反向漏流較大且對溫度敏感，傳統的肖特基二極管結溫在125℃到175℃之間。

基于上述缺陷，結勢壘肖特基二極管(junctionbarrierschottky，簡稱jbs)作為一種增強型肖特基二極管成為研究的熱點，結勢壘肖特基二極管結構的典型特點是在傳統的肖特基二極管的外延層上集成多個pn結呈現梳狀。結勢壘肖特基二極管在零偏和正偏時肖特基接觸部分導通，pn結部分不導通；結勢壘肖特基二極管在反偏時pn結耗盡區展寬以致夾斷電流通道，有效抑制肖特基勢壘降低效應及有效控制反向漏流。所以結勢壘肖特基二極管的突出優點是擁有肖特基勢壘二極管的通態和快速開關特性，還有pin二極管的關態和低泄漏電流特性。?? ?

現有的jbs器件需要刻蝕n型外延層后在n型外延層內重新生長p型外延層，并且需要高達1100℃溫度的多次退火來完成p型外延層的激活，這極大的增加了器件的工藝難度和復雜程度，限制了氮化鎵基的jbs結構器件的發展。另外，與肖特基勢壘二極管(sbd)類似，jbs的正極邊緣的電場強度高，容易引起器件的反向擊穿。

目前的GaN商用化最成功領域就是快充的充電器，由于GaN可以大幅度提高開關頻率，所以可以有效降低開關電源電容和電感遲尺寸，從而可以大幅度降低快充適配器的尺寸，隨著便攜設備包括手機，PAD，筆記本等多種設備廣泛支持TYPE-C的各種快充標準，當前快充標準廣泛可以支持到65W(20V,3.25A)，快充充電器依然成為家庭標配產品，而小體積GaN充電器越來越受到消費者的喜歡。也有廠商利用小體積特性，在車載OBC中使用GaN器件。Yole給出的預測到2026年GaN在消費市場將達到700M$的銷售額，占據整個市場的60%，其次在汽車設備中。

隨著5G和寬帶通信發展，特別在基站端，可能使用單設備支持多個載頻，GaN的PA可以實現非常寬的頻寬，在某些寬頻中小功率場景上，得到很多應用。Yole給出預測，到2026年GaN在電信和無線通信基礎設施中的應用超過200M$。

另外，GaN也開始被用在激光器的驅動中，隨著近些年激光雷達慢慢被用在汽車和機器人等設備上，GaN由于其快速特性，可以幫助產生極窄的激光，獲得超高精度的測量中。?? ?

提供GaN的廠商很多，如Gree（后來更名為為Wolfspeed），ST,Infineon,Qorvo和TI等。

8.SiC工藝

第三代半導體技術，在高壓和高速兩個維度上超越MOSFET和IGBT。碳化硅功率器件與傳統的硅功率器件制作工藝不同，不能直接在碳化硅單晶材料上制作，必須在導通性單晶襯底上額外生長高質量的外延材料，在外延層上制造各類器件，如果二極管，MOSFET等。

近年來，納米技術廣泛應用于生命科學、電子學和光電子學等技術領域并發揮著重要作用。單晶碳化硅薄膜作為納米技術領域的前景材料，多用于電子、電子光學設備以及高溫高頻高功率工作環境的電路中；其電子、機械性能優越，如電子遷移率（1000cm2V?s）、電子飽和速度（2.0~2.7×107cm?s）、擊穿電場強度（2~3×106）、熔點高和熱導率高等。特別是在室溫下，碳化硅對3C（β）-SiC有一個2.2eV的寬帶隙，可用于SiC-Si異質結雙極型晶體管的制備。

SiC電子設備及傳感器目前用于汽車制造和現代航空技術，可以在較為惡劣的工作環境下控制引擎，檢測熱排放。這些碳化硅設備主要利用CVD法生長的取向附生層來制備，這是目前量化生產工藝中最為適宜的取向附生生長技術。低缺陷密度和優越電子性能的取向附生厚層特別適宜于高壓設備的制備。

為實現并保持較高的分辨率，AFM懸臂要滿足以下條件：（1）彈簧系數低；（2）共振頻率高；（3）彎曲半徑小且帶有尖頭；（4）開啟角度小。用于近場光學記錄和生物學設備的亞波長孔口近場光學傳感器的制備技術有不少研究，為繞開衍射極限的技術難題，近場光學記錄的存儲密度目前能高達100Gbyte/in-2。

利用堿性溶液如氫氧化鉀、乙二胺/鄰苯二酚（EDP）或四甲基氫氧化銨（TMAH）對硅進行蝕刻具有各向異性，這是由于單晶硅表面的不同原子密度所致。氧化速度取決于Si（100）和Si（111）兩個晶體平面以及平面的交叉角度。由于原子堆積密度不同，Si（111）表面的氧化速度要比Si（100）表面的氧化速度高。在熱氧化進程中，凹面上的氧化應力誘導延遲或氧化物的體積膨脹會導致V型溝槽或洞空錐形體的內表面發生不均勻氧化，其中溝槽底部或椎體頂部的氧化層要比邊緣表面的氧化層薄。?? ?

利用生長在Si（100）襯底上的Si3N4和SiO2薄膜制備錐形懸臂和納米孔口陣列，原理示意圖如圖所示。為制備探針集成式懸臂，所需七個步驟如下：（a）在硅晶片上生長出Si3N4和SiO2薄膜；（b）利用光蝕法制備出點陣列圖案；（c）利用20wt%的TMAH溶液采用化學蝕刻工藝制備出錐形凹溝槽，溫度80℃，時間8小時；（d）再氧化處理；（e）利用20wt%的TMAH溶液采用化學蝕刻工藝對背面殘留硅進行蝕刻；（f）制備凹錐形氧化探針；（g）利用離子蝕刻和氫氟酸化學蝕刻制備納米孔口。

錐形懸臂和安謐孔口陣列的制備程序

接著，利用10:1或50:1的氫氟酸水溶液在錐形頂部進行開孔，如圖（a-b）所示。圖a為MERIE法利用氫氟酸水溶液開出的孔口及尺寸（600nm厚，120nm直徑）的SEM圖；圖b為50:1的氫氟酸水溶液在錐形探針頂部開出的267nm直徑的孔。?? ?

（a）MERIE法利用氫氟酸水溶液開出的孔口及尺寸SEM圖；（b）MERIE法利用氫氟酸水溶液開出的孔口及尺寸（600nm厚，120nm直徑）的SEM圖；（c）孔口直徑變量和氫氟酸蝕刻時間的函數關系

通過一系列重復實驗，對蝕刻時間周期內開孔進程進行觀察，孔徑隨蝕刻時間增長呈直線式增長，如圖c所示。隨后，利用氫氟酸水溶液對氧化納米孔口陣列試樣進行蝕刻實驗，以研究蝕刻形狀并控制孔徑大小。將錐形探針陣列試樣浸入50:1的氫氟酸水溶液中，然后放置在去離子水中30分鐘，室溫下烘干。利用SEM對烘干的試樣進行觀察，發現4個角分別有15個孔口，總計60個孔口；分別對孔口的長，寬和2條對角線進行測量。通過這些檢測，建立了23.6nm/分鐘開孔速度和時間的線性函數關系圖C，平均開孔速度在20.2~24.0nm/分鐘。?? ?

利用Al沉積厚度實現孔徑的可控性

利用金屬濺射沉積法在錐形探針上進行50nm厚的Al沉積實驗。在沉積出50nm厚的Al層后，孔口直徑從初始250nmhe277nm降低到100nm和150nm。根據這些納米孔口陣列，實驗對遠場衍射圖案進行研究以確認光共振隧穿現象的可能性。

圖中為利用Si（100）晶片上生長出的SiC和SiO2薄膜制備懸臂和納米孔口的原理示意圖。900℃溫度和2.0×106托的條件下利用13-disilabutane作為單源前驅體在硅上沉積出SiC懸臂的SEM圖。沉積在硅懸臂上的碳化硅薄膜的表面光滑，RMS為37.7nm，這是AFM懸臂設備的一個重要因素。沉積在硅懸臂的碳化硅具有彈簧系數低、共振頻率高以及打開角度小的優勢，都可以用在AFM懸臂和NSOM孔口陣列中。?? ?

（a）SiCAFM懸臂的制備流程；（b）SiC懸臂的SEM圖和AFM圖

目前全球最領先SIC的制造商是位于美國的WolfSpeed,Wolfspeed在紐約的Marcy的8寸材料廠在2022年啟用，2024年將達到滿產。ST通過收購Norstel加強在SIC的競爭力，在瑞典的8寸晶圓廠已經出貨，其SiC的MOSFET被用在特斯拉高壓長續航的車型上。

SiC目前成本明顯高于IGBT，但是隨著電動汽車電壓升高800V，未來在汽車主逆變器，OBC和DC-DC轉換器上與IGBT的成本上減少差距。?? ?

9.磷化銦(InP)工藝

磷化銦是繼硅和砷化鎵之后又一重要的Ⅲ一V族化合物半導體材料，幾乎在與鍺、硅等第一代元素半導體材料的發展和研究的同時，科學工作者對化合物半導體材料也開始了大量的探索工作。

磷化銦(InP)作為一種新型半絕緣晶片，它的出現對于改善和提高InP基微電子器件的性能具有重要的意義。這種通過高溫退火工藝所制備的半絕緣晶片既保持了傳統原生摻鐵襯底的高阻特性，同時鐵濃度大幅降低，電學性質、均勻性和一致性顯著提高。

磷化銦作為磷和銦的化合物，是一種瀝青光澤的深灰色晶體，是一種重要的化合物半導體材料，其結構為閃鋅礦型晶體，它的抗輻射能力高、導熱性好、光電轉換效率高，禁帶寬度為1.34eV。

由于磷化銦具備寬禁帶結構，具有極高的電子極限漂移速度，用這種材料制作的電子器件能夠放大更高頻率或更短波長的信號，且受外界影響較小，穩定性較高。

憑借上述的種種優點，磷化銦成為繼硅（Si）、砷化鎵之后的新一代微電子、光電子功能材料。近年來，磷化銦在光通信、光電器件、高頻毫米波器件、光電集成電路集成激光器、光探測器等領域被深入使用，積極推動了世界互聯網產業的數據信息傳輸，不斷滿足人們對網絡、通訊的更高發展要求。?? ?

第一大應用領域：光通信

從上個世紀60年代開始，磷化銦開始逐步得到應用，經過數十年發展，磷化銦襯底應用主要包括光模塊、傳感器件及射頻器件，對應的終端領域包括5G通信、數據中心、人工智能、無人駕駛、可穿戴設備等領域。

光通信

光模塊是光通信的核心器件，是通過光電轉換來實現設備間信息傳輸的接口模塊，主要應用于通信基站和數據中心等領域。光模塊通常由光發射器件（含激光器）、光接收器件（含檢測器）、功能電路和光電接口等部分組成。光通信過程中，發射端將電信號轉換成光信號，由激光器發射激光傳向接收端；接收端將光信號轉換成電信號，經過解調變成信息。

磷化銦襯底用于制造光模塊中的激光器和接收器。相比較砷化鎵，磷化銦具有更高的電光轉換效率、更佳的散熱性能并且發光波長更適合光通訊需求，是目前光模塊芯片的主流襯底材料。隨著5G通信、數據中心行業的快速發展，磷化銦作為光模塊的核心原材料將迎來巨大的市場增長空間。

光傳感

由于磷化銦具備飽和電子漂移速度高、導熱性好、光電轉換效率高、禁帶寬度較高等特性，使用磷化銦襯底制造的可穿戴設備具備脈沖響應好、信噪比好等特性。因此，磷化銦襯底可被用于制造可穿戴設備中的傳感器，用于監測心率、血氧濃度、血壓甚至血糖水平等生命體征。此外，使用磷化銦襯底制造的激光傳感器可以發出不損害視力的不可見光，可應用于虛擬現實（VR）眼鏡、汽車激光雷達等產品中。

射頻微波

磷化銦襯底在制造高頻高功率器件、光纖通信、無線傳輸、射電天文學等射頻器件領域存在應用市場。使用磷化銦襯底制造的射頻器件已在衛星、雷達等應用場景中表現出優異的性能。磷化銦基射頻器件在雷達和通信系統的射頻前端、模擬/混合信號寬帶寬電路方面具有較強競爭力，適合高速數據處理、高精度寬帶寬A/D轉換等應用。此外，磷化銦基射頻器件相關器件如低噪聲放大器、模塊和接收機等器件還被廣泛應用于衛星通信、毫米波雷達、有源和無源毫米波成像等設備中。在100GHz以上的帶寬水平，使用磷化銦基射頻器件在回程網絡和點對點通信網絡的無線傳輸方面具有明顯優勢，未來在6G通信通信無線傳輸網絡中，磷化銦襯底將有望成為射頻器件的主流襯底材料。

用于光學電路的化合物半導體，近些年快速發展的光通信以及未來的激光雷達都將會大量使用磷化銦材料。

10、FinFET工藝?? ?

前臺積電首席技術官和伯克利公司的前任教授胡正明及其團隊于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FDSOI）。這兩種結構的主要結構都是薄體，因此柵極電容更接近整個通道，本體很薄，大約在10nm以下。所以沒有離柵極很遠的泄漏路徑。柵極可有效控制泄漏。

他們提出的FinFET的基本結構是由多個通道控制的通道。雙柵極結構之一

現代FinFET是三維結構，也稱為三柵晶體管。FinFET可以在體硅或SOI晶片上實現。該FinFET結構由襯底上的硅體?。ù怪保┏崞M成。該通道圍繞通道提供了良好的通道三面控制。這種結構稱為FinFET，因為它的Si體類似于魚的后鰭。

在bulk-MOS（平面結構MOS）中，通道是水平的。在FinFET通道中，它是垂直的。所以對于FinFET，通道的高度（Fin）決定了器件的寬度。通道的完美寬度由等式4給出。

通道寬度=2X翅片高度+翅片寬度（公式-4）

（來源：Synopsys）

可以通過增加通道的寬度，即通過增加鰭的高度來增加FinFET的驅動電流。還可以通過構建連接在一起的并聯多個鰭來增加器件驅動電流。這意味著對于FinFET來說，通道寬度不是任意的，因為它總是鰭片高度的倍數。因此，器件的有效寬度被量化。在平面結構中，通過改變通道寬度可以自由選擇器件的驅動強度。

在常規MOS中，摻雜被插入通道中，減少各種SCE并確保高Vth。在FinFET中，柵極結構被纏繞在通道周圍并且主體是薄的，從而提供更好的SCE，因此通道摻雜是可選的。這意味著FinFET受摻雜劑誘導的變化的影響較小。低通道摻雜還確保通道內載體的更好的移動性。因此，性能更高。在這里注意到的一點是，FinFET和SOI技術都將BodyThickness作為新的縮放參數。

FinFET技術提供了超過體CMOS的許多優點，例如給定晶體管占空比的更高的驅動電流，更高的速度，更低的泄漏，更低的功耗，無隨機的摻雜劑波動，因此晶體管的移動性和尺寸更好，超過28nm。?? ?

SOI與FINFET對比

由于SOI技術非常接近平面體硅技術，對Fab無需太多投資。因此，現有的bulk技術庫可以輕松地轉換為SOI庫。SOI對FinFET的另一個優點是具有良好的背柵極偏置選項。通過在BOX下面創建后門區域，可以控制Vt。這使其適用于低功率應用。

SOI技術的主要限制是：晶片的成本高于體硅晶片，因為它非常難以控制整個晶圓上的錫硅膜。SOI推廣的另一個絆腳石是有限數量的SOI晶圓供應商。英特爾公司稱，SOI晶圓占總工藝成本的10％左右。

與SOI相比，FinFET具有更高的驅動電流。此外，在FinFET中，應變技術可用于增加載流子遷移率。

FinFET的缺點之一是其復雜的制造工藝。英特爾公司稱，FinFET制造的成本比體硅增長2-3％。

什么是FinFET？

提到FET，學電子的人都比較熟悉，FET就是Field-EffectTransistor，場效應管。FET是一種常見的三端口半導體器件，比較常見的是JFET（結型場效應晶體管）和金屬氧化物場效應管MOSFET。下圖給出了常見的場效應管的工作示意圖，?? ?

那么FinFET到底是什么呢？

FinFET被稱為鰭式場效應晶體管，是一種新的互補式金屬氧化物半導體晶體管。該項技術的發明人是加州大學伯克利分校的胡正明教授。

FinFeT與平面型MOSFET結構的主要區別在于其溝道由絕緣襯底上凸起的高而薄的鰭構成，源漏兩極分別在其兩端，三柵極緊貼其側壁和頂部，用于輔助電流控制，這種鰭形結構增大了柵圍繞溝道的面，加強了柵對溝道的控制，從而可以有效緩解平面器件中出現的短溝道效應，大幅改善電路控制并減少漏電流，也可以大幅縮短晶體管的柵長，也正由于該特性，FinFET無須高摻雜溝道，因此能夠有效降低雜質離子散射效應，提高溝道載流子遷移率。?? ?

FinFET的主要特點是，溝道區域是一個被柵極包裹的鰭狀半導體。沿源漏方向的鰭的長度，為溝道長度。柵極包裹的結構增強了柵的控制能力，對溝道提供了更好的電學控制，從而降低了漏電流，抑制短溝道效應。然而FinFET有很多種，不同的FinFET有不同的電學特性。

下面根據襯底類型、溝道的方向、柵的數量、柵的結構，分別給予介紹。SOIFinFET和體FinFET。根據FinFET襯底，FinFET可以分成兩種。一種是SOIFinFET，一種是體FinFET。FinFET形成在體硅襯底上。由于制作的工藝不同，相比于SOI襯底，體硅襯底具有低缺陷密度，低成本的優點。此外，由于SOI襯底中埋氧層的熱傳導率較低，體硅襯底的散熱性能也要優于SOI襯底。?? ?

BukFinFET，SOIFinFET具有近似的寄生電阻、寄生電容，從而在電路水平上可以提供相似的功率性能。但是SOI襯底的輕鰭摻雜FinFET，相比于BukFinFET，表現出較低的節電容，更高的遷移率和電壓增益的電學性能。

FinFET到底有多牛？

對于場效應管，我們最常用的是MOSFET，全稱是金屬氧化物半導體場效應管：MetalOxideSemiconductorFieldEffectTransistor。

MOSFET在1960年由貝爾實驗室（BellLab.）的D.Kahng和MartinAtalla首次實作成功，這種元件的操作原理和1947年蕭克萊（WilliamShockley）等人發明的雙載流子結型晶體管（BipolarJunctionTransistor,BJT）截然不同，且因為制造成本低廉與使用面積較小、高整合度的優勢，在大型集成電路（Large-ScaleIntegratedCircuits,LSI）或是超大型集成電路（VeryLarge-ScaleIntegratedCircuits,VLSI）的領域里，重要性遠超過BJT。?? ?

但是MOSFET發明至今已有六十多年歷史，隨著半導體制程工藝的進步，MOSFET的限制越來越明顯。我們知道，在MOSFET中，柵極長度（Gatelength）大約10奈米，是所有構造中最細小也最難制作的，因此我們常常以柵極長度來代表半導體工藝的進步程度，這就是所謂的工藝線寬。

柵極長度會隨工藝技術的進步而變小，從早期的0.18微米、0.13微米，進步到90奈米、65奈米、45奈米、22奈米，到目前最新工藝10奈米。當柵極長度愈小，則整個MOSFET就愈小，而同樣含有數十億個MOSFET的芯片就愈小，封裝以后的集成電路就愈小。

10奈米到底有多小呢？細菌大約1微米，病毒大約100奈米，換句話說，人類現在的工藝技術可以制作出只有病毒1/10（10奈米）的結構，厲害吧！但是當柵極長度縮小到20奈米以下的時候，遇到了許多問題，其中最麻煩的是當閘極長度愈小，源極和漏極的距離就愈近，柵極下方的氧化物也愈薄，電子有可能偷偷溜過去產生漏電（Leakage）；

另外一個更麻煩的問題，原本電子是否能由源極流到漏極是由閘極電壓來控制的，但是柵極長度愈小，則柵極與通道之間的接觸面積（圖中紅色虛線區域）愈小，也就是閘極對通道的影響力愈小，要如何才能保持閘極對通道的影響力（接觸面積）呢？因此美國加州大學伯克萊分校胡正明、Tsu-JaeKing-Liu、JeffreyBokor等三位教授發明了鰭式場效晶體管（FinFieldEffectTransistor，FinFET），把原本2D構造的MOSFET改為3D的FinFET，如圖二所示，因為構造很像魚鰭，因此稱為鰭式（Fin）。?? ?

由圖中可以看出原本的源極和漏極拉高變成立體板狀結構，讓源極和漏極之間的通道變成板狀，則柵極與通道之間的接觸面積變大了（圖中黃色的氧化物與下方接觸的區域明顯比圖一紅色虛線區域還大），這樣一來即使柵極長度縮小到20奈米以下，仍然保留很大的接觸面積，可以控制電子是否能由源極流到汲極，因此可以更妥善的控制電流，同時降低漏電和動態功率耗損，所謂動態功率耗損就是這個FinFET由狀態0變1或由1變0時所消耗的電能，降低漏電和動態功率耗損就是可以更省電的意思啰！

FinFET是柵極長度縮小到20奈米以下的關鍵，擁有這個技術的工藝與專利，才能確保未來在半導體市場上的競爭力。當然場效應管也不是一成不變的，FinFET也不會是最終的選項，其演進一直在進行中。?? ?

在過去的17年中，CMOS技術在制造和建筑中使用的材料方面取得了重大進展。第一個巨大飛躍是在90nm技術節點引入應變工程。隨后的步驟是具有45nm高k電介質的金屬柵極，以及22nm節點的FinFET架構。2012年標志著第一個商用22nmFinFET的誕生。FinFET架構的后續改進提高了性能并減少了面積。FinFET的3D特性具有許多優勢，例如增加鰭片高度以在相同的占位面積下獲得更高的驅動電流。

圖中顯示了MOSFET結構的演變：雙柵、三柵、pi柵、omega柵和環柵。由于結構簡單且易于制造，雙柵極和三柵極FinFET很常見。盡管GAA器件是在FinFET之前提出的，但后者更適合執行生產。

未來：光與電在芯片里的結合

在過去的幾十年里，硅無疑是半導體行業轉型的皇冠上的明珠，但隨著摩爾定律的放緩、電路復雜性的增加以及數據密集型應用的爆炸式增長，人們需要更創新的方法來更快地計算、存儲和移動數據，開始將視線轉移到其他方式，硅光技術成為了令人期待的能夠延續摩爾定律的技術之一，但硅光跟磷化銦又有什么關系呢？

硅光芯片制造技術是基于硅和硅基襯底材料，利用互補金屬氧化物半導體（CMOS）工藝進行光器件開發和集成的技術，其結合了集成電路技術超大規模、超高精度制造的特性和光子技術超高速率、超低功耗的優勢。?? ?

雖然硅光芯片在器件性能、集成度還是應用方面都有了眾多突破性進展，但受限于硅材料本身的光電性質，要實現真正意義上大規模光電集成芯片的產業應用，需要依托硅材料與不同種類光電材料的異質集成，以充分發揮各種材料的優異特性。其中包括磷化銦(InP)（激光器和其他可在光纖上推動光子的技術的黃金標準）和硅鍺(SiGe)（廣泛用于高速混合信號電子器件中，使光受到控制），尤其是磷化銦既能產生光又能傳導光，將是不可或缺的光子集成基礎材料。? ??

審核編輯：黃飛