扇出型封裝結構可靠性試驗方法及驗證

摘要:

基于可靠性試驗所用的菊花鏈測試結構，對所設計的扇出型封裝結構進行了完整的菊花鏈芯片制造及后道組裝工藝制造，并對不同批次、不同工藝參數條件下的封裝樣品進行電學測試表征、可靠性測試和失效樣品分析。通過菊花鏈設計結構及超聲波掃描顯微鏡 (SAM) 等工具，對失效樣品進行失效定位分析，并通過掃描電子顯微鏡 (SEM) 和能量色散 X 射線光譜儀(EDX) 等失效分析工具進行失效分析。通過對不同批次的樣品進行通斷電測試、可靠性預處理、可靠性試驗和失效分析，總結不同工藝方法對封裝整體結構翹曲、芯片偏移、金屬層分層等失效模式的影響。為晶圓扇出型封裝的整體封裝結構設計、工藝流程搭建、封裝材料選擇等工作提供了指導意見。

0 引言

扇出型封裝具有布線密度高、引腳間距小、封裝厚度薄和高頻傳輸損耗小等優勢，近年來已逐漸發展成為封裝主流技術，但是，扇出形封裝也面臨著很多技術問題亟待解決。

扇出型封裝技術主要面臨著兩項關鍵工藝挑戰: 翹曲和芯片偏移。在扇出型封裝中，如果塑封工藝、重布線層 (redistribution layer，ＲDL) 工藝以及焊球工藝等任何一項工藝出現問題，都會導致整個芯片封裝發生物理或化學失效。

翹曲問題主要是由于不同材料間的熱膨脹系數不匹配造成的。芯片的保護材料以環氧樹脂類材料為主，在溫度變化時會發生膨脹和收縮，當和其他材料熱膨脹系數失配時，接觸界面會發生分層或者斷裂等失效問題。對于翹曲問題，很多學者和機構做過相關研究。一種方法是從工藝和結構設計的角度出發，重點是圍繞著環氧塑封料 (epoxy mold-ing compound，EMC) 的內部結構來研究的，通過在 EMC 內部添加一些金屬支撐結構來改善整體的應力分布。如 Y. Lin 等人在 EMC 周圍通過印刷、電鍍和涂覆等工藝形成一層熱膨脹系數小于 EMC的材料，這種處理方式能夠通過具有較小的熱膨脹系數值的材料控制晶圓的翹曲程度，或者在 EMC之間通過金屬化工藝形成垂直的金屬結構。金屬結構能夠緩解 EMC 之間的應力，減輕翹曲程度。另外，F. Z. Hou 等人通過熱學和力學相結合的方法進行仿真，從材料匹配、工藝優化及設備調試方面解決這一問題。

芯片偏移是指在貼片、塑封等過程中，由于材料特性、設備精度、工藝參數等因素使芯片偏離原設計位置。在如何解決芯片偏移問題，有很多學者和機構做過一些研究，Y. Lin 等人采用凹凸結構的凸點制作，避免芯片偏移。而 C. Bishop 等人采用中間工藝表征的方法來預判斷芯片偏移。本文采用芯片貼片補償的方案解決芯片偏移問題，并通過一系列的可靠性試驗進行驗證，為高可靠性的扇出型封裝解決方案提供了設計指導。

1 扇出型封裝可靠性測試結構設計

基于扇出型封裝的結構特點以及菊花鏈的測試原理，針對扇出型封裝的可靠性測試設計了菊花鏈測試鏈路。設計該鏈路的目的是用來反映待測封裝產品的可靠性，如果鏈路發現失效，能夠依據測試結果對失效位置進行定位，再進行后續的失效分析。測試鏈路的基本結構如圖 1 所示。其中，金屬層之間采用聚酰亞胺 (polyimide，PI) 材料。

圖 1 中不同下標的 P 點和 Q 點分別代表不同的焊球，直流電阻測試探針可以通過測量兩個焊球之間的阻值來判斷鏈路是否導通。根據對扇出型封裝結構的分析，A 點和 B 點是代表結構中兩類可能失效的位置。其中，A 點指的是包括焊球與沉積凸點下金屬層 (under ball metal，UBM) 連接位置以及 UBM 與第一層 ＲDL 連接位置，B 點指的是芯片的引腳與引腳上的過孔連接的位置。

基于菊花鏈可靠性測試原理，設計的菊花鏈測試結構的版圖如圖 2 所示，其中扇出型封裝尺寸為8 mm × 8 mm，芯片尺寸為 6 mm ×6 mm。

對應的測試鏈路信息如圖 2 所示。版圖中有 4條測試鏈路，即 L 1 ，L 2 ，L 3 和 L 4 ，一條鏈路的兩個端子由起點焊球和終點焊球構成。鏈路上任何一處互連結構的橫截面積、電阻率以及互連線的長度發生變化，都會引起電阻值的變化，但變化的幅度有所不同，因此通過 4 條鏈路的電阻值 Ｒ L 1 ，Ｒ L 2 ，Ｒ L 3 和 Ｒ L 4 的變化情況能夠反映封裝可靠性。

扇出封裝采用傳統嵌入式晶圓級球柵陣列(embedded wafer level BGA，EWLB) 封裝方案，采用單層金屬布線，封裝層疊結構如圖 3，各層的厚度信息如表 1 所示。

2 第一批次芯片可靠性驗證及失效分析

菊花鏈的失效值規定依照標準各有不同，暫無統一標準。但是有兩點標準是明確的，一是隨著電路阻值增大，產品越接近失效。二是當菊花鏈斷開時，電阻值趨向無窮大，必然導致失效。

由于行業缺乏評判標準，本文采用功能公司內部的標準進行失效評判，將通斷測試的失效標準規定為 15 Ω。試驗準備了兩個批次的菊花鏈芯片，其中，第一批次芯片為 850 顆，采用開/短路的測試方法判斷可靠性。在對第一批次芯片失效問題改善的基礎上，進行第二批次芯片加工制造，取 240顆芯片，以鏈路的實際阻值大小是否超過 15 Ω 為標準判斷失效情況。

2. 1 第一批次芯片的電測試驗

第一批次芯片的電測試驗以通斷測試為標準。最終封裝實物及鏈路端口如圖 4 所示。本方案采用 JEDEC MSL3 的預處理標準。在預處理試驗之前進行第一次電性測量，預處理試驗后重新進行第二次測量，分析兩次測試之間的差異，用以評判封裝的可靠性。采用萬用表的蜂鳴檔作為測試設備。表 2 統計了第一次電測的結果。

由測試結果可以看出，由于封裝翹曲及芯片偏移的因素，L 1 ～ L 4 的 4 條鏈路完全導通的芯片數量較少，只占總數的 10%。但是 L 4 號鏈路導通的所有芯片的數量為 200 顆，因此決定以 4 條鏈路中的 L 4 鏈路的通斷，作為判斷芯片電測是否通過的依據。

選擇 150 顆已知 L 4 鏈路導通的芯片進行 MSL3預處理試驗后，進行第 2 次電測。第 2 電測后 L 4鏈路導通的芯片為 90 顆，有 60 顆失效，接著進行預處理試驗。經過預處理測試后，將未失效的 90顆芯片分三類，每類 30 顆，分別進行了溫度循環(TC) 試驗 500 循環，高溫存儲 ( HTS) 試驗1 008 h和高壓加速壽命 (HAST) 試驗144 h 試驗。測試結果如表 3 所示。

從表 3 可以看到，測試通過率高低與不同試驗項目所施加的應力大小有直接關系，試驗應力越大，失效芯片比例越大，測試通過率就越低。

2. 2 第一批次芯片的失效分析

基于菊花鏈定位失效位置的原理，對電測失效芯片的失效位置進行定位以及相應的失效分析。在本次試驗中，主要是對失效的截面和表面進行觀察，以及對關鍵部分進行能譜分析 (EDS)。

2. 2. 1 預處理試驗后的失效分析

預處理試驗后，確定芯片的失效位置如圖 5，失效位置的截面掃描電子顯微鏡 (SEM) 結果如圖 6。根據觀察到的截面 SEM 圖可知，由于芯片引腳和第一層互連線之間存在類似斷裂的情況，導致導體之間產生斷層，引起鏈路斷路。為了確定失效原因，對斷裂層進行 EDS 能譜分析。圖 7 是采用能譜儀對斷裂部分的分析結果。能譜分析結果顯示，位置 10 和位置 11 的主要成分是碳元素，因此，確定在ＲDL 和芯片引腳之間產生了斷裂部分。根據所采用的扇出型封裝流程，初步判斷為 PI 層在進行完開口處理后，金屬表面任然留有殘余 PI材料。

在第一批次試驗中，還出現了芯片偏移問題，芯片偏移的截面圖和正面圖如圖 8 所示。由圖 8(a) 和 (b) 中可以看出，正常沒有芯片偏移的情況時，過孔的位置是按照預先設計的晶圓版圖布置，芯片引腳的中心是和過孔的中心重合的。由于晶圓封裝各個材料的熱膨脹系數不匹配，產生材料漲縮，發生翹曲，從而影響芯片位置。初步判斷為貼片精度與材料漲縮所影響，后期擬通過在貼片階段預補償的方式，最大化地減少芯片位移對ＲDL 的影響。

2. 2. 2 第一批次可靠性試驗的失效分析

經過 TC，HTS 和 HAST 可靠性試驗后，用SEM 對失效芯片進行分析，其開裂形貌照片如圖 9所示。

從圖 9 可以看出，介質和導體之間的連接界面雖然存在分層，但是并沒有導致導體斷裂，這是由于溫度循環導致材料在承受高/低溫沖擊時產生膨脹和收縮，從而導致材料間界面開裂。因此為了能夠抵抗引起界面分層的應力，需要提高界面材料的韌度和粘接強度。

在對第一批次的失效分析中認為導致鏈路斷開的主要原因是芯片位移和導體斷層。在下一批次的封裝會進行相應的工藝改善。

3 第二批次芯片可靠性驗證及失效分析

3. 1 第二批次芯片的電測試驗

經過第一批次的可靠性測試和失效分析，針對失效問題進行了物理氣相沉積 (PVD)、濺射、芯片貼片等工藝改善，進行了第二次封裝流片。為了更準確地反映該結構的可靠性問題，第二次的電性測試檢測了 4 條鏈路的實際阻值大小，采用探針臺配合萬用表的方式進行測試。

在第二批次的芯片中選擇 242 顆芯片進行可靠性試驗。首先進行無損超聲波掃描，掃描結果如圖10 所示。

SAM 掃描結果顯示未發現芯片分層。在 MSL3預處理試驗之前，首先對 4 條鏈路的初始阻值進行測試，測試結果如圖 11 所示。

由圖 11 中的結果顯示，L 1 鏈路的平均阻值約為 5. 07 Ω，L 2 鏈路的平均阻值約為 5. 2 Ω，L 3 鏈路的平均阻值約為 4. 6 Ω，L 4 鏈路的平均阻值約為5. 4 Ω。

隨后對這 242 顆芯片進行預處理測試，測試后芯片的 4 條鏈路的電阻值如圖 12 所示。

根據15 Ω 的阻值失效標準，經過統計有33 顆阻值異常的芯片，其中有 6 顆芯片的阻值超過了15 Ω，判斷為失效。將這些阻值異常的芯片標記后進行相應的失效分析。經過 MSL3 預處理后的芯片 4 條鏈路阻值的平均值分別為 8. 06，9. 3，8. 24和 7. 3 Ω。

經過預處理測試后，分 3 組進行可靠性試驗:第一組選擇 77 顆阻值正常的芯片進行 96 h，144 h的加速老化試驗; 第二組選擇 46 顆阻值正常的芯片進行1 008 h 的高溫存儲試驗; 第三組選擇77 顆芯片進行 500 個循環的溫度循環試驗。4 條鏈路在每次試驗前后平均阻值的對比結果如圖 13 ～ 15所示。

根據鏈路平均阻值的數據分析可知，每條鏈路經過預處理試驗后，鏈路阻值都會有一定程度的上升。對于試驗結果的分析如表 4 所示。

3. 2 第二批次芯片的失效分析

針對第二批次芯片封裝的失效分析，主要關注阻值變化的原因和封裝結構是否有缺陷。為了對比試驗前后的阻值變化，首先在經過預處理試驗之前，使用 SEM 設備對阻值正常的芯片的 L 2 鏈路的兩個端子的焊球進行截面分析，SEM 照片如圖16 所示。

通過對焊球的截面分析發現兩個問題: 在第一批次中存在的芯片偏移問題已經解決，這是通過在貼片階段對芯片偏移進行反向補償的方法，對工藝進行了優化，試驗結果有明顯改善; 焊球和 UBM結合的金屬間化合物存在空洞，而且焊球并未完全塌落，由于空洞的位置在金屬間化合物 (IMC) 的晶界處，并且從焊球的形態上觀察，考慮是由于助焊劑覆蓋不均勻，導致回流過程中潤濕性不充分，從而導致空洞的產生。

3. 2. 1 第二批預處理試驗后的失效風險

經過預處理的試驗后，從阻值測試結果可以看出，所有鏈路的平均阻值都變大。繼續對經過預處理試驗的芯片進行截面分析，結果如圖 17 所示。

由圖 17 可以看出，經過預處理試驗后空洞出現得更多，并且焊球和焊盤接觸的部分產生斷裂。根據空洞產生的原理可知，在經歷預處理 (預處理含 3 次回流) 試驗的高溫及回流焊測試后，焊料內晶粒長大和粗化。焊料的塑性變形導致在焊料與焊盤之間的晶界處產生微小空洞。之后，隨著熱循環的進行，空洞擴大并且增多，形成空洞的聚集，直至產生微裂紋，并且隨著微裂紋的增多產生宏觀裂紋，從而導致界面的空洞變大，對阻值的影響更大。

3. 2. 2 第二批次可靠性試驗的失效分析

經過 HAST 試驗 144 h 后，4 條鏈路的平均阻值上升了 5 Ω 左右。經過 TC 試驗 500 個循環后，鏈路的平均阻值上升了約 5 Ω。經過 HTS 試驗1 008 h后，阻值也上升了 5 Ω 左右。為了分析導致阻值上升的原因，對 TC 和 HTS 試驗后的焊球結構和分層情況進行觀察，觀察到的結果如圖 18所示。

由圖 18 可以看出，在經過溫度試驗后，觀察發現在焊盤和焊球之間 IMC 明顯變厚，因此導致阻值變大。經過超聲波掃描后，發現有幾顆芯片產生了分層，觀察結果的超聲波掃描顯微鏡 (SAM)如圖 19。

從超聲波掃描結果可以看出，經過溫度試驗后，從芯片正面看進去，第二層出現分層，分層位置在 PI 和 EMC 上。雖然經過 500 個循環后，在 PI和 EMC 之間分層并沒有影響到鏈路的通斷，但后續如果繼續溫度循環試驗，則有可能會造成更加嚴重的分層現象，引起ＲDL 的斷裂。

對比兩批次可靠性電測試驗結果，以鏈路阻值超過 15 Ω 作為判斷芯片失效的條件，對兩個批次的可靠性驗證結果分析如下: 經過對芯片偏移和導體斷層的工藝問題改善后，預處理試驗的電測通過率明顯提高，從 60%提高到了 97. 5%; TC 試驗500 個循環后，通過率從 86. 7% 提高到了 93. 5%，有一些改善。HTS 試驗 1 008 h 以后，通過率從90. 0%提高到了 91. 3%，改善不明顯，HAST 試驗的通過率 93. 3%提高到了 93. 5%，幾乎沒有改善，這是由于焊球空洞和 IMC 結合不穩定等問題，在第二批次工藝仍然存在引起的。

4 結論

本文主要設計了用于封裝可靠性測試的菊花鏈結構，研究了基于扇出型封裝結構的芯片失效位置定位方法，針對芯片偏移、ＲDL 分層兩個主要失效問題進行了相應的工藝改善。經過可靠性試驗對封裝的工藝進行了驗證，通過菊花鏈的通斷測試和阻值變化，對失效位置定位進行了相應的失效分析。在第二次封裝流片中通過部分工藝上的改善，提高了封裝的可靠性。在預處理試驗后，芯片的通過率由 60% 提高到了 97. 5%，可靠性有了明顯改善。

審核編輯：劉清