半導體工藝與制造裝備技術發展趨勢

摘??要：針對半導體工藝與制造裝備的發展趨勢進行了綜述和展望。首先從支撐電子信息技術發展的角度，分析半導體工藝與制造裝備的總體發展趨勢，重點介紹集成電路工藝設備、分立器件工藝設備等細分領域的技術發展態勢和主要技術挑戰。

在過去的20年中，個人計算機及手機的發展驅動半導體技術不斷進步，先后創造了互聯網時代和移動互聯網時代，當前，云計算、大數據、人工智能、5G、物聯網等成為新的發展熱點，正在掀起信息技術創新的新高潮。半導體工藝及制造裝備作為整個電子信息產業的基礎，為信息技術持續進步提供了發展動力。在集成電路方面，半導體工藝及制造裝備沿摩爾定律和超越摩爾定律2個方向發展，支撐了更高性能、更低功耗、更低成本、更高集成度的電子產品制造；在分立器件方面，半導體工藝及制造裝備不斷滿足以第三代半導體為代表的新材料、新器件制造需求。

本文面向信息產業技術發展趨勢，從集成電路工藝設備、分立器件制造設備2個方面對半導體工藝及制造裝備技術發展趨勢進行了綜述及展望。

1 應用驅動工藝與裝備技術進步

1.1 摩爾定律持續演進

云計算、大數據、移動設備、物聯網等新一代信息技術對以邏輯器件、存儲器等為代表的集成電路性能、功耗、成本和集成度提出了更高的要求，推動摩爾定律持續演進，例如：云計算、大數據等高性能計算應用側重于性能改善；移動設備、物聯網等應用側重于性能改善、成本降低和能耗降低。

根據國際電子器件與系統技術路線圖（International Roadmap For Devices And Systems, IRDS），摩爾定律持續演進要求集成電路每兩到三年實現性能、功能、集成度和成本等方面的進步。在性能方面，工作電壓降低的情況下，工作頻率提升15%；在功耗方面，性能不變的情況下，開關能耗減少30%；在集成度方面，芯片面積減小30%；在成本方面，尺寸微縮的同時減少15%的芯片成本[1]。

為滿足集成電路性能演進的要求，集成電路制造工藝及裝備技術，尤其是集成電路前道工藝設備，包括***、刻蝕機、離子注入機、薄膜設備、擴散設備、化學機械平坦化設備（Chemical Mechanical Polishing, CMP）、電化學沉積設備（Electrochemistry Deposition, ECD）、濕法工藝設備等八大類設備制造能力將由當前的5 nm節點進一步推進發展，經3 nm、2.1 nm、1.5 nm直至1 nm（等效）、0.7 nm（等效）節點。最主要的技術發展方向包括：極紫外（Extreme Ultraviolet, EUV）光刻設備、圍柵晶體管（Gate-All-Around, GAA）制備設備、設備智能化、450 mm（18英寸）晶圓設備等，越來越強調高精度、原子級加工等技術能力。

1.2 系統集成及超越摩爾定律

當前集成電路特征尺寸已經向1 nm節點邁進，逐漸逼近物理極限，摩爾定律面臨失效，更加強調多功能集成的超越摩爾定律開始登上舞臺。一方面，Chiplet技術通過將復雜的片上系統（System on Chip, 縮寫為SoC）芯片拆分，以合適的制程完成“小芯片”制造，并在封裝層面完成系統集成，為復雜SoC芯片日益增加的成本控制和質量控制問題提供了一種解決方案；另一方面，不同材料、結構的器件往往具有獨特的功能優勢，利用微電子工藝實現多種功能、不同材料器件的集成，使之成為能完成一定任務的系統芯片，稱為集成微系統，其在醫藥及可穿戴設備、汽車電子、移動設備、航天等領域已經展現出了巨大的應用潛力。

在系統集成及超越摩爾定律領域， DAPRA（美國國防部高級研究計劃局）先后發布了異構集成（Diverse Accessible Heterogeneous Integration，簡稱DAHI，旨在建立基于硅襯底及CMOS工藝的多種材料及器件集成技術）項目、三維單片系統芯片（Three dimensional monolithic system on chip，簡稱3D SoC，旨在探索邏輯、存儲等功能在同一芯片上三維集成的技術）項目、以及正在執行的CHIPS項目（旨在形成標準化的系統集成模塊、集成界面及相應的產業生態系統），這些項目體現的技術發展需求主要包括：多功能組件的系統集成、3D集成及相關的標準化及生態建設工作[2]。

根據國際異質集成技術路線圖（Heterogeneous integration roadmap，HIR）[3]，系統級封裝（System in package, 縮寫為SiP）、2.5D/3D集成以及晶圓級封裝（Wafer-level-package，縮寫為WLP）是集成電路后道封裝及微系統領域最重要的技術發展趨勢。其中SiP強調多功能組件的集成；2.5D/3D集成強調芯片在垂直方向的堆疊；WLP強調大量裸芯片在同一襯底上的一次性封裝成形。SiP、2.5D/3D集成、WLP的理念在實際應用中可能交叉出現，三者的支撐工藝設備主要是芯片封裝設備，如減薄設備、鍵合設備（包括倒裝鍵合和引線鍵合）、劃切設備等，此外還包括基于光刻、刻蝕、薄膜等芯片硅通孔（Through-Silicon-Via，縮寫為TSV）制造的工藝設備等[3]。這些工藝設備技術發展需要適應SiP、2.5D/3D集成及WLP工藝發展的需要，最主要的技術特征是前道設備的廣泛應用和前后道技術的融合發展。

1.3 基于新材料的分立器件創新

如今隨著集成電路及集成微系統技術不斷進步，由于新材料體系帶來的優越性能，分立器件具有獨特的生命力。

以HgCdTe和InAs/GaSb II類超晶格為代表的紅外器件材料，其材料體系的禁帶寬度對紅外區域可以有效覆蓋，是制造紅外探測器的理想材料，在醫療檢疫、視頻監控、導航夜視及特殊領域廣泛應用，特別是在非接觸式紅外測溫設備在檢疫防疫中發揮了不可替代的作用。

以GaN、SiC為代表的第三代半導體材料，禁帶寬度大、熱導率高、電子飽和遷移速率高、擊穿電場高，用其制作的器件相對于Si器件具有耐高壓、低功耗、高頻、小體積等優勢：GaN微波射頻器件在5G通信領域需求顯著，也是下一代核心部件。GaN、SiC電力電子器件在以電動汽車、消費類電子、新能源、軌道交通等為代表的民用領域和以全電化艦船綜合電力系統和特殊環境應用優勢明顯。目前第三代半導體材料及器件已經跨過了漫長的技術培育期，進入了快速的產業滲透及應用推廣階段。

以AlN、Ga2O3、金剛石等為代表的超寬禁帶半導體材料，其高頻特性、高溫特性、功耗特性、耐壓特性相對第三代半導體材料更為優越，是當前半導體技術研究的熱點前沿。

無論紅外器件設備、第三代半導體設備還是超寬禁帶半導體設備，其器件制造主要基于集成電路設備，工藝節點一般在微米量級，設備技術相對成熟。技術研究的重點主要在材料制備設備，以及針對具體材料特性對器件工藝設備的適應性改造方面。主要技術特征包括新材料制備所需的新方法，如金剛石制備MPCVD法；以及更大尺寸單晶制備所需的溫場、流場控制等技術。

2?半導體工藝裝備現狀及發展趨勢

2.1集成電路工藝設備

2.1.1?前道工藝設備

2.1.1.1?總體發展態勢

集成電路前道工藝及對應設備主要分八大類，包括光刻（***）、刻蝕（刻蝕機）、薄膜生長（PVD-物理氣相沉積、CVD-化學氣相沉積等薄膜設備）、擴散（擴散爐）、離子注入（離子注入機）、平坦化（CMP設備）、金屬化（ECD設備）、濕法工藝（濕法工藝設備）等。

集成電路前道工藝及設備的標志性指標為集成電路的特征尺寸，主要沿摩爾定律方向持續延伸，根據國際器件與系統技術路線圖IRDS（2021），集成電路前道關鍵工藝、器件結構對應的設備加工技術能力將由當前的5 nm、3 nm發展到2.1 nm、1.5 nm直至等效1 nm、0.7 nm技術節點，如表1所示。

表1集成電路邏輯器件技術路線圖[1]

近期（2021-2025）：FinFET晶體管結構繼續延伸，由5 nm直至3 nm、2.1 nm節點。為進一步提升柵極控制能力，從3 nm節點開始， LGAA（Lateral gate-all-around，水平圍柵）結構開始引入并逐漸替代FinFET結構，相應的制造設備應該隨之進行技術迭代，支撐到這個制造節點的要求。

中期（2026-2030）：晶體管全面進入2.1 nm以下節點，根據IRDS（2021）規劃，2.1 nm和1.5 nm這兩個工藝節點預計將分別在2025年和2028年出現。LGAA晶體管結構可以繼續支撐這兩個制造節點的要求，相關制造設備需要根據工藝特征尺寸縮小的要求做進一步提升。

遠期（2031-2035）：晶體管進入等效1 nm工藝節點和等效0.7 nm工藝節點，晶體管的工藝特征尺寸達到極限，多層垂直堆疊的LGAA晶體管結構將成為下一步發展方向。單片三維堆疊工藝及設備技術將是這個階段的主要需求。

2.1.1.2?主要技術挑戰

（1）EUV光刻設備。光刻技術直接決定了集成電路的特征尺寸（光刻線寬與***曝光波長成正比，與成像系統數值孔徑呈反比），是摩爾定律演進的核心驅動力之一。傳統的193 nm***在經歷了“浸沒式技術”及“多重曝光”兩次重要技術升級后，已經大規模應用在10 nm節點集成電路制造中。進入7 nm以下節點，雖然193 nm浸沒式光刻+多重曝光從技術上仍然可以滿足集成電路制造的需求，但工藝復雜度直線上升，造成了難以解決的良率和成本問題。因此，采用13.5 nm極紫外光源的EUV***成為7nm及以下集成電路大生產首要選擇，在7 nm節點，EUV光刻工藝步驟是193 nm浸沒式光刻的1/5，光刻次數是后者的1/3[4]。

當前EUV***已經在產線批量應用并支持7～5 nm節點的工藝制程要求。隨著摩爾定律繼續延伸，EUV光刻主要是按照兩個方向演進：一是由單重曝光（Single Patterning, SP）發展至雙重曝光（Double Patterning，DP）；另一個就是提高EUV數值孔徑（High-NA EUV）。根據IRDS光刻技術發展路線圖預測，在3 nm節點（2022年），集成電路大生產將采用雙重曝光EUV技術；在2.1 nm節點（2025年），集成電路大生產將采用高數值孔徑EUV技術，如表2所示。

當前ASML正在研發第二代EUV***，數值孔徑將由現在的0.33提升至0.5，同時不斷提升光源功率，預計量產時間為2024年，將支撐2025年之后集成電路制造的需求。

表2 光刻技術發展路線圖

（2）GAA（圍柵晶體管）制備設備。GAA（Gate-All-Around）晶體管將是繼FinFET后的下一代晶體管結構。相對于FinFET的三面柵控結構，GAA晶體管溝道為水平或垂直納米線，柵極四面環繞溝道，柵控能力更強，可以有效降低短溝道效應[5]。GAA結構預計于2022年3 nm節點開始導入集成電路大生產線，并于2025年2.1 nm節點成為主流器件結構。

GAA晶體管結構的引入和特征尺寸的進一步微縮，對集成電路制造工藝設備提出了更高的要求：離子注入機將更加強調共形摻雜（Comformal Doping）、薄膜和刻蝕工藝更加強調原子級的精度控制（ALD-原子層沉積、ALE-原子層刻蝕）、其他設備（如CMP、ECD、濕法工藝設備等）也需要做相應調整，以滿足更高精度加工、非銅互聯材料、新型HKMG材料等方面的需求。下面就共形摻雜設備、原子層刻蝕設備、原子層沉積設備做詳細介紹。

共形摻雜的離子注入設備：晶體管采用三維結構以后，對共形摻雜（各向同性的摻雜，各個方向上均勻摻雜）的要求不斷提升。傳統的離子注入設備中，離子通過加速電場加速注入晶圓，摻雜的定向性強，為滿足三維晶體管共形摻雜工藝的需求，離子注入設備有以下兩個發展方向：（1）進一步提升離子注入機的束線角度、束線形狀和注入劑量的控制能力，如應用材料公司的VIISta900 3D系統；（2）采用等離子體浸沒式注入設備[6]，在一層貼合晶圓表面結構的等離子體輔助下，實現各個方向的均勻摻雜，如應用材料公司的VIISta PLAD系統。

原子層沉積（Atomic layer deposition, 縮寫ALD）和原子層刻蝕（Atomic layer etching, 縮寫為ALE）[7]：進入納米尺度以后，半導體制造對加工精度要求不斷提高。以IMEC的堆疊納米線GAA晶體管結構為例，制備過程為：在襯底上沉積多層SiGe/Si超晶格結構，完成Fin刻蝕后，通過選擇性刻蝕去除SiGe，釋放Si納米線，然后沉積高K介質及金屬柵（置換式金屬柵工藝）；在此過程中，SiGe結構刻蝕和納米線的釋放需要對實現對多層Si納米線之間SiGe的橫向精確去除，高K介質及金屬柵的沉積需要在SiGe去除后的極小空間內完成，以上工藝均需通過ALE和ALD設備實現。ALE和ALD技術可以以一種自我限制且有序的方式在原子尺度逐層去除/沉積材料，賦予人們原子尺度的精細加工能力。

（3）設備智能化。集成電路技術在賦能信息技術產業的同時，新一代信息技術也在促進集成電路產業的發展，推動其不斷邁向“智能制造”。集成電路制造設備智能程度不斷提升，將逐漸具備晶圓狀態追溯、先進工藝控制（缺陷監測、工藝過程控制）、設備能耗管理、預測性排產、預測性維護和虛擬量測等功能。

要實現這些，除設備需要具有相應的信息采集及決策執行功能外，還需要產線信息系統的配合，單純從設備的角度，根據IRDS預測，設備將按照表3所示的技術路線圖發展，逐步支持智能化功能的實現。

表3?設備智能化技術路線圖[1]

（4）450 mm（18英寸）設備。在一次工藝過程中，更大的晶圓尺寸可以生產更多的芯片，可以顯著降低單顆芯片成本。晶圓尺寸不斷增大是集成電路產業一直以來的發展趨勢之一，由最初的100 mm (4英寸)、150 mm（6英寸），一直發展到今天的300 mm（12英寸，2001年引入，最早用于0.13 μm產線）。

2008年起，450 mm（18英寸）晶圓及其制造設備的生產被提上日程，初定于2012年組建18英寸試驗產線，2015年開始大生產線替代。目前450 mm （18英寸）大硅片及450 mm（18英寸）?設備接口標準早已完成，但是由于450 mm（18英寸）設備研發及晶圓廠建線耗資巨大，450 mm（18英寸）晶圓設備的應用時間一再拖期。根據最新的IRDS技術路線圖，450 mm（18英寸）設備的大生產線替代時間已經延后到了2025年之后。

2.1.2?后道工藝設備

2.1.2.1 總體發展態勢

由于摩爾定律逐漸接近其物理極限，為進一步追求速度、功耗、功能與制造成本的平衡，后道封裝更加強調封裝集成度、I/O引腳密度及功能集成度，因此SiP、2.52D/3D集成及WLP成為未來集成電路后道封裝工藝的發展重點。

當前最主要的封裝形式仍然為倒裝鍵合和引線鍵合，先進封裝（包括2.5D集成、Fan-out WLP/PLP等）已經進入市場并占據一定市場份額，3D集成是當前技術研究熱點。2018年底，英特爾發布了首個商用3D集成技術:FOVEROS混合封裝。

傳統的集成電路后道工藝設備主要包括：劃切設備、減薄設備、鍵合設備、測試分選設備等。SiP、2.5D/3D集成、WLP等先進封裝技術大量采用了前道工藝中的光刻、刻蝕、金屬化、平坦化等工藝設備，集成電路前后道工藝呈現融合發展的態勢。集成電路后道工藝設備的發展需要滿足未來SiP、2.5D/3D集成、WLP等先進封裝技術發展的需求。

2.1.2.2 主要技術挑戰

（1）超薄晶圓減薄及劃切設備。代工廠出廠的硅晶圓厚度一般為0.7～0.8 mm，為保證芯片小尺寸封裝的要求，硅晶圓在封裝中一般需要通過背面研磨/拋光過程進行減薄。當前大生產中引線鍵合芯片的減薄工藝可達30?μm，倒裝芯片的減薄工藝一般在50?μm左右，晶圓減薄設備已經相對成熟，可以支持直到2030年的減薄工藝需求[3]。

超薄晶圓劃切可能導致芯片的卷曲和碎裂，傳統的機械劃切和激光劃切在劃切質量和成本等方面都面臨著極大的挑戰。一種新興的等離子體劃切技術近年來逐漸受到關注：等離子體劃切技術與干法刻蝕技術相近，利用等離子體物理轟擊和化學反應在硅片表面形成深而細的溝槽，從而達到分割芯片的目的。相對于傳統劃切技術，等離子體劃切具有三大優點：一是芯片側壁無損傷，沒有應力導致的芯片彎曲；二是可以實現多條線的批量劃切，減少工藝時間；三是劃切通道窄，減少材料損失。

（2）引線鍵合設備。目前，引線鍵合仍然是主流的芯片互聯方式，占全部封裝市場的77%左右，其中用于系統級封裝的引線鍵合市場增長迅速。當前引線鍵合工藝及設備的發展趨勢主要包括四個方面：一是降低成本（主要通過引線材料的變革，由Au線逐漸變更為Ag、Cu線）；二是提高產能（近年來，除提升鍵合機定位平臺電機速度外，鍵合工藝的優化在提升鍵合設備產能中發揮的作用越來越重要）；三是互聯密度更大（主要通過新的封裝結構和工藝實現）；四是采用智能引線鍵合機（智能引線鍵合機將實現精確的工藝控制、缺陷檢測和可追溯性，從而縮短封裝產品的研發時間、提高良率和產能，是未來先進引線鍵合技術發展的主要驅動力之一）。

（3）倒裝鍵合設備。相對引線鍵合，倒裝鍵合是高密度封裝技術的主要發展方向，有助于實現堆疊芯片和三維封裝工藝，在2.5D/3D集成、晶圓級封裝、系統級封裝等封裝技術領域均有廣泛應用。

目前倒裝芯片的互聯方式主要包括熱超聲（采用金球凸點，Gold stud）、回流焊（采用錫球凸點，Solder bump）和熱壓（采用銅柱凸點，Copper pillar）三種鍵合工藝。熱超聲倒裝鍵合設備基于成熟的引線鍵合技術，主要用于I/O密度較低的芯片中；回流焊工藝設備通過熱回流將蘸有助焊劑的芯片焊接在基板上，是相對主流的倒裝焊設備；熱壓工藝設備主要面向銅柱凸點和微銅柱凸點，凸點密度更高，代表著倒裝設備的發展方向，熱壓工藝設備最大的技術挑戰是設備的裝片精度（提高裝片精度會犧牲工藝速度，從而增大工藝成本）。

除以上三種主要倒裝鍵合技術外，正在開發的先進倒裝技術包括基于熱壓工藝設備的無凸點Cu-Cu直接鍵合技術[8]。

（4）2.5D/3D集成。2.5D集成是傳統的2D封裝（兩個裸片在封裝體內水平排布）的升級，指兩個或更多的裸片以倒裝鍵合的形式在基板上水平排布。3D集成指兩個或更多的裸片相互堆疊，并直接互聯。2.5D/3D集成技術相對傳統的2D封裝，可實現更高的性能、更低的能耗、更低的延遲、以及更小的芯片尺寸。

2.5D/3D集成都離不開TSV（硅通孔）、倒裝鍵合等封裝技術，TSV工藝是關鍵，相關設備發展是重點。TSV是通過芯片和芯片之間、晶圓和晶圓之間制造垂直通孔，在通孔中電鍍銅實現垂直方向上芯片的互聯，主要包括通孔刻蝕（使用深反應離子束刻蝕或激光打孔設備）、絕緣層/介電層沉積（CVD設備）、阻擋層/種子層沉積（PVD設備）、通孔鍍Cu（ECD設備）、多余Cu去除（CMP設備）等工藝步驟，可見，TSV技術主要基于集成電路前道設備實現。

TSV工藝及設備技術在持續提升中，主要挑戰和發展方向包括：高密度、高深寬比刻蝕、絕緣層和金屬層的低溫工藝、高速通孔填充、持續降低成本等[3]。

（5）晶圓級封裝（WLP）。晶圓級封裝是在晶圓上直接進行裸芯片封裝，再切割形成獨立的芯片。晶圓級封裝可減少封裝材料及工序，同時具有輕薄短小的特點，是封裝技術發展方向之一。晶圓級封裝作為一種新型封裝形式，其制備過程同樣需要基于鍵合、減薄、TSV等封裝技術和設備。

晶圓級封裝最主要的發展趨勢是由晶圓級向板級發展：為了追求更高的生產效率進而降低成本，晶圓級封裝從傳統的以200 mm/300 mm晶圓形式封裝向長方形板級封裝發展，長方形基板尺寸從300 mm×300 mm、457 mm×610 mm、510 mm×515 mm提升至600 mm×600 mm。從設備角度來說，主要的挑戰在于基板形狀的變化，很多基于圓形基板的設備（如旋轉涂膠設備）等，需要做適應性改造。目前韓國三星電機（SEMCO）和納沛斯（Nepes）公司都在開展板級封裝設備的研發[3]。

2.2?分立器件相關制造設備

2.2.1 第三代半導體設備

第三代半導體設備主要為SiC、GaN材料生長、外延所需的特種設備，如SiC PVT單晶生長爐、CVD外延設備以及GaN HVPE單晶生長爐、MOCVD外延設備等；以及SiC器件制備中所需的高溫設備（高溫離子注入機、高溫退火爐、高溫氧化爐等）；其他部分設備也需針對第三代半導體工藝做定制性開發。

第三代半導體設備的發展主要面向晶圓尺寸逐漸增大的需求。SiC材料及器件裝備方面，150 mm(6英寸)已經成為國際主流，200 mm(8英寸)逐漸轉入商用；GaN材料及器件裝備方面，SiC基GaN裝備正在由100 mm(4英寸)向150 mm(6英寸)過渡；Si基GaN裝備正在由150 mm(6英寸)向200 mm(8英寸)過渡；GaN自支撐襯底所需的HVPE設備已經可以滿足50～150 mm (2～6英寸)GaN襯底的制備需求。

2.2.2 紅外焦平面探測器制備設備

當今紅外焦平面探測器已經發展到第三代，主要以HgCdTe(碲鎘汞)、InAs/GaSb II類超晶格材料為代表。紅外焦平面探測器設備主要為HgCdTe、InAs/GaSb（砷化銦/銻化鎵）材料生長、外延所需的特種設備如HgCdTe液相外延（LPE）設備、分子束外延（MBE）設備等，其他部分設備需針對紅外焦平面器件工藝做定制性開發。

紅外焦平面探測器設備的發展主要面向解決器件小間距、超大面陣、多譜段方向發展的工藝需求，器件面陣大小將由當前的2.7K2.7K，逐漸向4K4K、8K8K、30K30K發展。包括大視場特種投影光刻、高壓碲化汞單晶爐、高平整度晶片加工等一批關鍵工藝設備。

2.2.3 新興材料及制備設備

當前，以氮化鋁（AlN）、金剛石、氧化鎵（Ga2O3）等為代表的超寬禁帶半導體材料日益成為研究熱點，主要處于材料制備技術研發、性能優化及器件應用探索階段。超寬禁帶半導體專用設備主要為相關材料制備所需的晶體生長、薄膜外延設備。

AlN制備設備。主要包括用于晶體生長的PVT設備和用于薄膜外延的高溫MOCVD設備等。PVT設備方面，已實現50 mm(2英寸)AlN單晶產業化；高溫MOCVD設備方面，已經可以支撐50~100 mm(2~4英寸)襯底的高溫外延生長需求。

金剛石制備設備。半導體級金剛石單晶制備主要通過CVD法實現，可選的制備手段包括微波等離子體化學氣相沉積（MPCVD）法、等離子體噴射CVD法、熱絲化學氣相沉積（HFCVD）法、熱陰極等離子體CVD法、激光誘導等離子體CVD法等。其中MPCVD法是目前制備高品質金剛石薄膜的首選，主要技術挑戰是大尺寸金剛石薄膜的制備。

氧化鎵制備設備。氧化鎵單晶制備可通過以下方法實現：焰熔法、光學浮區法（OFZ法）、邊緣限制薄膜生長法（EFG法）、垂直梯度凝固法（VGF法）、垂直布里奇曼法（VB法）和直拉法，其中EFG法和直拉法獲得的單晶質量最高，是最有前途的半導體級氧化鎵單晶制備技術。目前通過直拉法最高可獲得50 mm（2英寸）的氧化鎵單晶、通過EFG法可獲得100 mm（4英寸）的氧化鎵單晶，150 mm（6英寸）EFG法單晶工藝及設備正在開發中。氧化鎵外延設備主要包括MOCVD、MBE、HVPE等，其中MOCVD、MBE是器件制備中最常用的兩種設備。

3 結束語

自1947年晶體管問世以來，半導體技術已經走過70余年風風雨雨，衍生出集成電路與微系統、光電子分立器件（激光器、探測器等）、微電子分立器件（微波射頻器件、電力電子器件）等諸多細分領域。集成電路主要沿摩爾定律和超越摩爾定律兩個方向發展，其工藝裝備引領了整個電子制造產業的工藝節點演進；分立器件發展主要通過基礎材料創新實現，其工藝裝備在集成電路工藝裝備的基礎上，主要著眼于特定材料體系生長和加工的需求?？偠灾?，半導體工藝及制造裝備技術的進步主要由特征尺寸（CD）的減小、新器件結構和新材料等因素驅動，以原子級的加工能力、豐富的集成形式、支持多種新材料體系為特征，現代半導體工藝及制造裝備技術將持續支撐整個電子信息產業的技術創新需要。

作者簡介：

周哲（1980－），男，遼寧省大石橋市人，本科，工程師，主要從事集成電路工藝設備、電子材料加工設備、太陽能電池生產設備等電子制造裝備研發及項目管理工作。

來源：內容來自《電子工業專用設備》2022年第4期“趨勢與展望”，謝謝。

　　審核編輯：湯梓紅