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1、簡介
傳統上，數字設計是一件相對不復雜的事情。設計人員可以開發工作頻率高達 30 MHz 的電路，而不必擔心與傳輸線路效應相關的問題，因為在較低頻率下，信號仍然在數據特性范圍內，使系統可以正常運行。然而，隨著系統性能的提高，設計者面臨的挑戰變得更加困難 — 更高的頻率對系統的影響意味著設計者不僅要考慮數字特性，還要考慮系統內的模擬效應。
一些最大的設計挑戰與 I/O 信號有關，傳輸線路效應可能對發送的數據產生顯著影響。在低速時，頻率響應對信號的影響很小，除非傳輸介質特別長。然而，隨著速度的提高，高頻效應占據主導地位，即使是最短的線路也會出現振鈴、串擾、反射和地彈反射等問題，嚴重阻礙信號的響應，從而破壞信號完整性。在現實中，這些問題可以通過良好的設計技術和遵循簡單的布局準則來克服。Altera 提供了有助于克服這些問題的信息。
傳輸線路效應
傳輸線路是能夠在發送器和接收器之間傳輸信號的連接。傳統上，傳輸線路被認為是長距離工作的基于電信的電纜。但隨著數字信號的高速傳輸，即使是最短的無源印刷電路板 (PCB) 走線也會受到傳輸線路效應的影響。
在低頻率下，導線或 PCB 走線可能是沒有電阻、電容或電感的理想電路。但在高頻率下，交流 (AC) 電路特性占主導地位，導致阻抗、電感和電容在導線中普遍存在。如下面的圖 1 所示，可以計算一個電路模型，使用它來確定導線或走線的特性阻抗。這個導線阻抗極其重要，因為傳輸路徑中的任何不匹配都將導致信號質量降低。
阻抗不匹配
當源的輸出阻抗 (ZS)、線路的阻抗 (ZO) 和接收器或負載的阻抗 (ZL) 不相等時，將導致阻抗不匹配。這意味著傳輸的信號在接收器內沒有被完全吸收，多余的能量將反射回發送器。此過程將反復持續進行，直到所有能量都被吸收為止。在高數據速率下，這會對信號產生危險的影響，導致過沖、下沖、振鈴和階梯波形，所有這些都會在信號中產生錯誤。
當收發器緩沖區與傳輸介質匹配時，阻抗不匹配問題就解決了。對于 PCB，這可以通過仔細選擇介質和使用適當的端接方案來實現。
可以使用多種不同的終端方法來克服此問題，具體取決于應用。這些方法可能包括對 Stratix GX 設備進行簡單的并行端接（如圖 2 所示），還可能包括使用更復雜的阻容 (RC) 端接，其中 RC 網絡提供了一個低通濾波器來去除低頻效應，但允許高頻信號通過。
雖然外部元件通常有助于改善狀況，但它們需要 PCB 基板面，還可能需要額外的短樁線，這可能會引入新的問題。
英特爾 FPGA 高速 I/O 解決方案提供了片上可編程端接，以減少對外部元件的需求。Stratix 和 Stratix GX 設備均提供片上端接技術。該技術針對串行和差分 I/O 提供了接收器和發送器驅動器阻抗匹配。Stratix GX 設備上的高速收發器模塊在高速收發器電路內額外提供了一個可編程端接方案，可支持大多數高速 I/O 標準。除了端接，還可以使用良好的 PCB 設計技術來克服這些問題。
2、信號衰減
高頻信號在傳輸線路上會有損耗，這會干擾接收器解釋信息的能力。表 1 列出了用來傳輸信號的傳輸介質導致損耗的一些原因。
表 1.傳輸線路損耗的原因
| 原因 | 描述 |
| 介電吸收 | 高頻信號會使絕緣體中的分子變得活躍，導致其吸收信號能量。這使得信號強度降低。介電吸收與使用的印刷電路板 (PCB) 材料有關，可以通過仔細選擇材料來改善。 |
| 集膚效應 | 交流和高頻信號引起的變化的電流波形往往在導體表面傳播。這導致材料的自感以高頻率產生更大的感抗，迫使電子流向材料表面。導電面積的有效減少導致電阻增加，從而使信號衰減。增加走線寬度可以減少集膚效應，但這并不總是可行的。圖 3 說明了此問題。 |
串擾
每當沿著一條導線驅動信號時，該導線周圍都會產生磁場。如果兩根導線相鄰放置，兩個磁場可能會相互作用，導致信號之間的能量交叉耦合，稱為串擾。表 3 說明了主要引起串擾的耦合類型。
表 3.導致串擾的耦合類型
| 耦合 | 描述 |
| 互感 | 這是來自驅動導線或干擾源的感應電流的效應，通過磁場出現在安靜導線或受干擾線路上?；ジ袑е率芨蓴_線路的近端（最靠近發送器）出現正波，造成近端電感，而傳輸線路的遠端（較靠近接收器）出現負波，造成遠端串擾。 |
| 互電容 | 這是兩個電場的耦合，其中與驅動器中的電壓變化率成正比的電流被注入到受干擾線路中?；ル娙輹е聜鬏斁€路的兩端都出現正波。 |
仔細的 PCB 設計可以顯著降低串擾。以下步驟描述了如何減少微帶或帶線布局中的串擾：
在布線限制允許的范圍內，盡可能擴大信號線之間的間距
設計傳輸線路，使導線盡可能靠近地平面；這將使傳輸線路與地平面緊密耦合，并有助于使其與相鄰信號去耦
盡可能使用差分布線技術，尤其是對于關鍵 PCB 走線
將信號線布在不同的層，如果有明顯耦合，則使線路相互正交
盡量減小信號之間的平行運行長度；使用短的平行段進行布線，盡量減少網間的長耦合段
3、同時切換輸出
隨著數字電路速度的提高，輸出切換時間縮短。由于負載電容會放電，開關時間越快，輸出中產生的瞬態電流越大。如果多個輸出同時從邏輯高電平切換到邏輯低電平，電荷將存儲在 I/O 負載電容中，流入器件。這個突然的電流會離開器件，經過內部電感流到電路板地，導致電壓產生。這導致器件和電路板地之間出現電壓差，在高于地平面的 I/O 上短暫產生一個低電壓信號。這稱為“地彈反射”。反彈效應可能導致輸出低電平被電路板上的其他器件視為高電平。
通過遵循 AN 315：高速 FPGA PCB 設計指南 (PDF) 中介紹的一些基于電路板的設計規則，可以減少地彈反射。 Altera 高速解決方案提供了引腳壓擺率控制，使設計人員可以降低驅動器的速度，從而減少反彈效應。此外，這些器件還包括多個電源和接地引腳，從而使設計人員可以將高速 I/O 引腳放置在靠近接地引腳的位置，以降低同時切換輸出 (SSO) 的效應。 需要一些額外的努力來應對高速設計的挑戰，以確保信號完整性。這可以通過遵循一些簡單的模擬設計規則和使用仔細的 PCB 布局技術來實現。Altera 高速可編程邏輯器件提供了許多有助于支持高速設計、可編程壓擺率控制和片上端接技術的功能，讓設計人員的工作更輕松。
審核編輯：黃飛
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工商網監
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