dds信號發生器功能及原理

　　DDS（ Direct digital synthesis）直接數字頻率合成是從相位概念出發直接合成所需波形的一種新的顏率合成技術，它將先進的數字處理理論與方法引入信號合成領域。

　　DDS信號發生器采用直接數字頻率合成（Direct Digital Synthesis，簡稱DDS）技術，把信號發生器的頻率穩定度、準確度提高到與基準頻率相同的水平，并且可以在很寬的頻率范圍內進行精細的頻率調節。采用這種方法設計的信號源可工作于調制狀態，可對輸出電平進行調節，也可輸出各種波形。

　　DDS信號發生器功能

　　一個完整周期的函數波形被存儲在上面所示的存儲器查找表中。相位累加器跟蹤輸出函數的電流相位。為了輸出一個非常低的頻率，采樣樣本之間的差相位（Δ）將非常小。例如，一個很慢的正弦波可能將有1度的Δ相位。則波形的0號采樣樣本采得0度時刻的正弦波的幅度，而波形的1號采樣將采得1度時刻的正弦波的幅度，依次類推。經過360次采樣后，將輸出正弦曲線的全部360度，或者確切地說是一個周期。一個較快的正弦波可能會有10度的Δ相位。于是，36次采樣就會輸出正弦波的一個周期。如果采樣率保持恒定，上述較慢的正弦波的頻率將比較快的正弦波慢10倍。 進一步說，一個恒定的Δ相位必將導致一個恒定正弦波頻率的輸出。但是，DDS技術允許通過一個頻率表迅速地改變信號的Δ相位。函數發生器能夠指定一個頻率表，該表包括由波形頻率和持續時間信息組成的各個段。函數發生器按順序產生每個定義的頻率段。通過生成一個頻率表，可以構建復雜的頻率掃描信號和頻率跳變信號。DDS允許函數發生器的相位從一級到另一級連續變化。 矢量信號發生器提供高靈活度和強大的解決方案，可用于科學研究，通信，消費電子，宇航/國防，半導體測試以及一些新興領域，如軟件無線電，無線電頻率識別（ RFID），以及無線傳感網絡等。 有些公司還提供許多其他利用DAC來產生模擬信號的模擬輸出產品。模擬輸出板的基本架構是，將一個小型的FIFO存儲器連接到一個DAC上。絕大部分的模擬輸出板被用來產生靜態電壓，而且許多可以被用來產生低頻波形。

　　DDS信號發生器工作原理

　　該技術是根據奈奎斯特取樣定理，從連續信號的相位Φ出發，對一個正弦信號進行取樣、量化、編碼，然后將形成的正弦函數表存入ROM/RAM中，合成時則通過改變相位累加器的頻率控制字來改變相位增量，相位增量不同將導致一個周期內取樣點數的不同。因角頻率ω＝△φ·△ｔ，故可在取樣頻率不變的情況下，通過改變相位累加器頻率控制字的方法將這種變化的相位／幅值量化為數字信號，然后通過D/A變換和低通濾波即可得到相位變化的合成模擬信號頻率。該技術是根據奈奎斯特取樣定理，從連續信號的相位Φ出發，對一個正弦信號進行取樣、量化、編碼，然后將形成的正弦函數表存入ROM/RAM中，合成時則通過改變相位累加器的頻率控制字來改變相位增量，相位增量不同將導致一個周期內取樣點數的不同。因角頻率ω＝△φ·△ｔ，故可在取樣頻率不變的情況下，通過改變相位累加器頻率控制字的方法將這種變化的相位／幅值量化為數字信號，然后通過D/A變換和低通濾波即可得到相位變化的合成模擬信號頻率。

　　上圖是DDS的基本原理框圖，它主要由四部分組成：

　　第一部分為相位累加器，用于決定輸出信號頻率的范圍和精度；

　　第二部分為正弦函數功能表（波形存儲器），用于存儲經量化和離散后的正弦函數的幅值；

　　第三部分為D/A轉換，可產生所需的模擬信號；

　　第四部分為低通濾波，用來減少量化噪聲、消除波形尖峰。

　　參考頻率源是一個高穩定度的晶體振蕩器，用以同步DDS中各部件的工作，因此，DDS輸出的合成信號的頻率穩定度和晶體振蕩器是一樣的。從原理上還可看出，它是用高穩定的固定時鐘頻率來對所要合成的信號進行相位取樣的，單位時間內取樣量越大，則合成的頻率越低。取樣量的大小由可程控的頻率設定數據決定。

　　DDS信號發生器結構原理

　　參考頻率clock為整個合成器的工作頻率，輸入的頻率字保存在頻率寄存器0或1中，經32位相位累加后，再和相移寄存器累加以得到內部ROM的地址，然后經過內部ROM正弦波形表便可得到相應的幅度值，最后經過D/A轉換和低通濾波器得到合成的正弦波。 3.189C52和AD7008接口設計3.3正交信號形成電路設計

　　AD7008為單片DDS集成芯片，其結構如圖所示。該器件內含32位相位累加器、正余弦查找表及10位DAC的DDS調制器，時鐘頻率可達20~50MHz；還內含兩個10位乘法器、20位IQMOD寄存器及12位相位寄存器。除了可合成正弦波外，還可實現調頻、調相、調幅及數字解調，同時提供了可與微機接口的并行和串行接口。

　　由于AD7008的相位累加器為32位，故2π＝232，則△phase必須在0≤△phase≤232-1的范圍內，每一時鐘周期，32位累加器累加一個相位階距，輸出頻率fout為：fout＝△phasefclock/232

　　式中，fclock是參考頻率。實際使用中，fout的上限取fclock的40％（考慮到相位噪聲和雜散信號干擾 ） 即△phase上限取0.4×232?！鱬hase可通過控制FSELECT從FREQ0、FREQ1中選擇。盡管AD7008包含有32位相位累加器，但其輸出僅為12位，因此沒有必要也不可能用32位的分辨率。12位的相位數據經查詢可轉換成10位幅度信號。如果不要求調幅，IQ乘法器可以被旁路（CR2＝0），而將正弦信號幅值直接送往DAC電路。通過外電阻Rset可對DAC滿量程輸出電流進行調節，公式如下：

　　Iout（mA）＝6233Vref（V）／Rset（Ω）