九項常被忽略的ADC技術(shù)指標

　　模數轉換器（ADC）的種類(lèi)繁多，我們總是很難弄清哪種ADC才最適合既定應用。數據手冊往往會(huì )使問(wèn)題變得更加復雜，許多技術(shù)指標都以無(wú)法預料的方式影響著(zhù)性能。

　　選擇轉換器時(shí)，工程師通常只關(guān)注分辨率、信噪比（SNR）或者諧波。這些雖然很重要，但其他技術(shù)指標同樣舉足輕重。

　　分辨率，可能是最易被誤解的技術(shù)指標，它表示輸出位數，但不提供性能數據。部分數據手冊會(huì )列出有效位數（ENOB），它使用實(shí)際SNR測量來(lái)計算轉換器的有效性。一種更加有用的轉換器性能指標是噪聲頻譜密度（NSD），單位為dBm/Hz或HznV。NSD可以通過(guò)已知的采樣速率、輸入范圍、SNR和輸入阻抗計算得出（dBm/Hz）。已知這些參數，便可選擇一款轉換器來(lái)匹配前端電路的模擬性能，這種選擇ADC的方法比僅僅列出分辨率更有效。

　　許多用戶(hù)還會(huì )考慮雜散和諧波性能，這些都與分辨率無(wú)關(guān)，但轉換器設計人員一般要調整他們的設計，使諧波與分辨率相一致。

　　電源抑制（PSR）測量電源紋波如何與ADC輸入耦合，顯現在其數字輸出上。如果PSR有限，相對于輸入電平，電源線(xiàn)上的噪聲將僅會(huì )受到30至50 dB的抑制。

　　一般而言，電源上的無(wú)用信號與轉換器的輸入范圍相關(guān)。例如，如果電源上的噪聲是20 mV rms ，而轉換器輸入范圍是0.7 Vrms，則輸入上的噪聲是-31 dBFS。如果轉換器的PSR為 30 dB，則相干噪聲會(huì )在輸出中顯現為一條-61 dBFS譜線(xiàn)。在確定電源將需要多少濾波和去耦時(shí)，PSR尤其有用，PSR在醫療應用或工業(yè)應用等高噪聲環(huán)境中非常重要。

　　圖1

　　共模抑制（CMR）測量共模信號存在時(shí)所引起的差模信號。許多ADC采用差分輸入來(lái)實(shí)現對共模信號的高抗擾度，因為差分輸入結構本身能抑制偶數階失真產(chǎn)物。

　　與PSR一樣，電源紋波、接地層上產(chǎn)生的高功率信號、混頻器和RF濾波器的RF泄漏以及能夠產(chǎn)生高電場(chǎng)和磁場(chǎng)的應用會(huì )引入共模信號，雖然許多轉換器未規定CMR，但他們通常具有50至80 dB的CMR。

　　時(shí)鐘相關(guān)技術(shù)指標，盡管比較重要，但并不總是作出規定，而且可能難以確定。

　　圖2. 輸入時(shí)鐘與采樣噪聲的關(guān)系

　　時(shí)鐘壓擺率是實(shí)現額定性能所需的最小壓擺率。多數轉換器在時(shí)鐘緩沖器上有足夠的增益，以確保采樣時(shí)刻界定明確，但如果壓擺率過(guò)低使得采樣時(shí)刻很不確定，將產(chǎn)生過(guò)量噪聲。如果規定最小輸入壓擺率，用戶(hù)應滿(mǎn)足該要求，以確保額定噪聲性能。

　　孔徑抖動(dòng)是ADC的內部時(shí)鐘不確定性。ADC的噪聲性能受內部和外部時(shí)鐘抖動(dòng)限制。

　　在典型的數據手冊中，孔徑抖動(dòng)僅限轉換器。外部孔徑抖動(dòng)以均方根方式與內部孔徑抖動(dòng)相加。對于低頻應用，抖動(dòng)可能并不重要，但隨著(zhù)模擬頻率的增加，由抖動(dòng)引起的噪聲問(wèn)題變得越來(lái)越明顯。如果不使用充足的時(shí)鐘，性能將比預期要差。

　　除由于時(shí)鐘抖動(dòng)而增加的噪聲以外，時(shí)鐘信號中與時(shí)鐘不存在諧波關(guān)系的譜線(xiàn)也將顯現為數字化輸出的失真。因此，時(shí)鐘信號應具有盡可能高的頻譜純度。

　　孔徑延遲是采樣信號的應用與實(shí)際進(jìn)行輸入信號采樣的時(shí)刻之間的時(shí)間延遲。此時(shí)間通常為納秒或更小，可能為正、為負或甚至為零。除非知道精確的采樣時(shí)刻非常重要，否則孔徑延遲并不重要。

　　轉換時(shí)間和轉換延遲是兩個(gè)密切相關(guān)的技術(shù)指標。轉換時(shí)間一般適用于逐次逼近型轉換器（SAR），這類(lèi)轉換器使用高時(shí)鐘速率處理輸入信號，輸入信號出現在輸出上的時(shí)間明顯晚于轉換命令，但早于下一個(gè)轉換命令。轉換命令與轉換完成之間的時(shí)間稱(chēng)為轉換時(shí)間。

　　轉換延遲通常適用于流水線(xiàn)式轉換器。作為測量用于產(chǎn)生數字輸出的流水線(xiàn)（內部數字級）數目的技術(shù)指標，轉換延遲通常用流水線(xiàn)延遲來(lái)規定。通過(guò)將此數目乘以應用中使用的采樣周期，可計算實(shí)際轉換時(shí)間。

　　喚醒時(shí)間，為了降低功耗敏感型應用的功耗，器件通常在相對不用期間關(guān)斷，這樣做確實(shí)可以節省大量功耗，但器件重新啟動(dòng)時(shí)，內部基準電壓源的穩定以及內部時(shí)鐘的功能恢復都需要一定的時(shí)間，此時(shí)轉換的數據將不滿(mǎn)足技術(shù)指標。

　　輸出負載，同所有數字輸出器件一樣，ADC，尤其是CMOS輸出器件，規定輸出驅動(dòng)能力。出于可靠性的原因，知道輸出驅動(dòng)能力比較重要，但最佳性能一般是在未達到完全驅動(dòng)能力時(shí)。

　　在高性能應用中，重要的是，將輸出負載降至最低，并提供適當的去耦和優(yōu)化布局，以盡可能降低電源上的壓降。為了避免此類(lèi)問(wèn)題發(fā)生，許多轉換器都提供LVDS輸出。LVDS具有對稱(chēng)性，因此可以降低開(kāi)關(guān)電流并提高總體性能。如果可以，應該使用LVDS輸出以確保最佳性能。

　　未規定標準，一個(gè)至關(guān)重要的未規定項目是PCB布局。雖然可規定內容的不多，但它會(huì )顯著(zhù)影響轉換器的性能。例如，如果應用未能采用充足的去耦電容，就會(huì )存在過(guò)多的電源噪聲。由于PSR有限，電源上的噪聲會(huì )耦合到模擬輸入中，并破壞數字輸出頻譜，如圖3所示。

　　圖 3a

　　圖 3b