跳頻控制器的工作原理

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　　本內容介紹了跳頻控制器的工作原理，詳細說明了發送通路及接收同路的工作原理

　　首先介紹跳頻控制器發送通路的工作原理。

　　(1)數字化的發送信號加到FC的串入并出寄存器，FC把發送數據組織為16bit一組。當二個數據字節準備好時，FC對CPU發信號，CPU讀取兩個字節，并把它們存入作為FIFO寄存器的RAM部分。FIFO控制器的工作起點與跳頻周期(用信號HOP表示)的起點同步。

　　(2)FC還包括一個8bit并入串出寄存器。送到收發信機模塊去的數據從該寄存器取出。在發送同步序列期間和頻率變換期間，從FC的串入并出寄存器來的數據積累在作為FIFO的RAM部分中。

　　(3)以信號FOUT-STOPPED(頻率為18.3kHz)為時鐘將FC的并入串出寄存器的數據字節移出。移出的速率(18.3kHz)高于數據裝入FC的速率(16kHz)，這兩個數據速率之差允許CPU把同步數據插入發送數據流中，并在頻率變換期間停止發送數據。

　　(4)由FC移出的數據送到射頻音頻接口RAI模塊。RAI對發送信號濾波并把得到的信號TXBBR加到收發信機模塊系統連接器。

　　下面再敘述跳頻控制器接收通路的工作原理。

　　(1)RAI把接收信號RXBBR通到位同步器BIS、相關器COR，并經線性均衡器加到FC。

　　(2)COR將接收的數據和CPU提供的基準序列進行逐bit的比較，當一致bit數大于CPU提供的門限時，COR給出相關脈沖。

　　(3)正相關脈沖和負相關脈沖加到位于RC模塊的SYTD微電子模塊。SYTD監視正相關脈沖，以便檢測同步序列。當檢測到同步序列時，SYTD產生信號S4。S4的出現受一窗口信號W2的控制。

　　(4)bit同步器BIS使跳頻控制器的接收時鐘FOUT與接收數據的實際時鐘速率同步。在收發信機模塊的4ms換頻間隔期間和接收同步數據時，一窗口信號W1堵塞FOUT信號。

　　(5)FC把接收數據送到FIFO寄存器，然后從FIFO寄存器送到RAI或DM。接收方式時FC的工作方式和發送方式時的相反，即，數據以18.3kHz速率注入控制器，并以16kHz速率從控制器讀出。

　　(6)出現在FC輸出端的串序數據加到DM。DM把數據變換成模擬信號，并送絉AI。