ACTIVITIES
西門子 EDA
電子領域的創新步伐正在不斷加快。為了讓我們的客戶能夠加快推出改變生活的創新產品，并成為市場的領導者，我們致力于提供世界上最全面的電子設計自動化 (EDA) 軟件、硬件和服務組合。
本次活動中，Siemens EDA分享了極具學習意義的干貨視頻以及技術資料，工程師朋友們可以觀看或下載感興趣的任意3個不重復的視頻或文檔即可獲得1次抽獎機會，最多可獲得2次抽獎機會，絕佳機會不容錯過喲！
TECHNOLOGY
高速串行數據傳輸可能會遭受裕量損失，以及交流耦合之類機制引起的基線漂移所導致的數據錯誤。我們將展示一種可快速跨越所需較大頻率范圍的基線漂移快速分析方法，并考慮其在逐位分析和統計分析中的實現。我們將在 PAM4 信令的極端信號情況下演示這種方法，并展示測量和仿真的相關性。
在根據測量的 S 參數計算時域阻抗曲線時，我們會面臨兩種類型的問題。第一個問題是由于采樣的 S 參數質量較差所致，例如分辨率不足、頻帶限制、噪聲等。第二個問題為以下事實：即使使用理想數據，計算出的阻抗曲線也無法顯示連接器各部分的正確特性阻抗，因為多次反射掩蓋了遠端部分特性阻抗的“真實”值,在本文中，我們將解決這兩個問題。
在當今的快速開關數據速率下，通過 PCB 空腔的過孔間串擾可能比走線間耦合更為復雜。本文通過仿真和測量測試板，對造成過孔間耦合的根本原因的物理基礎進行了分析，以說明相關原理?；诟驹?，探討并演示了減少噪聲的方法。
在基于供電網絡 (PDN) 的共振峰創建的布局前、布局后和系統驗證數據模式中分析電源完整性對 FPGA DDR4存儲器接口中的信號完整性的影響。使用 FPGA 配置的矢量網絡分析儀 (VNA) 測量 PDN 阻抗曲線。創建多個測試數據模式，以便將電源的電流頻譜分量與 PDN 共振峰疊加在一起，并演練傳輸線多次反射累積效應。然后將這些數據模式用于識別導致信號完整性衰減的主導因素。
電源和信號完整性之間的交互往往錯綜復雜且令人混淆。隨著單端 DDR 總線逐漸達到與許多常用差分 SerDes通道相同的數據速率，更好地了解這一交互變得越發的緊迫。在本文中，我們將討論電源和信號完整性彼此交互的一些主要方式，介紹若干案例來展示存在此類交互的情形，并提供可能的緩解方法。
分析了針對通道操作裕量 (Channel Operation Margin (COM)) 規定的計算程序，并將其與傳統的統計眼圖／誤碼率分析進行比較。結果表明，通道操作裕量可能會高估串擾的影響；另外根據一系列因素，還可能會高估或低估發送抖動的影響。我們提出了一種方案，即通過修改通道操作裕量程序來消除這些問題，并且不會額外增加大量的工作。
千兆位串行鏈路呈現了當今設計者面臨的一些最嚴格的信號完整性挑戰?，F代設計中大量的信道使得分析模擬和布線后驗證變得困難——每個信道都必須單獨建模和分析，這需要一個自動化、高效的過程才能成功。本次網絡研討會將討論各種建模及仿真方式的應用場景，以及有效的串行信道驗證要求，并展示如何實現這些要求進行高效的 Serdes 仿真。
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活動結束后由工作人員統一郵件核對快遞地址，獎品將在15個工作日內寄出。如因注冊報名信息不全，導致在活動結束前無法與您取得聯系，將視為自動放棄領獎機會。
（獎品以實物為主，電子發燒友對本活動有最終解釋權）
活動說明:
1、活動時間：即日起-2021年8月13日；
2、活動規則：選擇您感興趣的任意3個不重復的視頻或文檔觀看或下載，即可獲得1次抽獎機會，最多可獲得2次抽獎機會!
3、此活動每人僅限參加一次，不支持小號，一經發現取消參與活動資格；
4、最終解釋權歸電子發燒友網所有，如有問題可添加微信好友：elecfans886咨詢。
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